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    开路六正相高压驱动器74ls08 ttl 2输入端四与门74ls09 ttl 集电极开路2输入端四与门74ls10 ttl 3输入端3与非门74ls107 ttl 带清除主从双j-k触发器74ls109 ttl 带预置清除正触发双j-k触发器74ls11 ttl 3输入端3与门74ls112 ttl 带预置清除负触发双j-k触发器74ls12 ttl 开路输出3输入端三与非门74ls121 ttl 单稳态多谐振荡器74ls122 ttl 可再触发单稳态多谐振荡器74ls123 ttl 双可再触发单稳态多谐振荡器74ls125 ttl 三态输出高有效四总线缓冲门74ls126 ttl 三态输出低有效四总线缓冲门74ls13 ttl 4输入端双与非施密特触发器74ls132 ttl 2输入端四与非施密特触发器74ls133 ttl 13输入端与非门74ls136 ttl 四异或门74ls138 ttl 3-8线译码器/复工器74ls139 ttl 双2-4线译码

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    单稳态触发器

  • 用VHDL设计CPLD时，如何产生延时？

    用vhdl设计cpld时，如何产生延时？类似于单稳态触发器74ls122的属性。例如，当检测到信号上升沿时，产生一个宽度为1us的一个正脉冲。stable属性以及wait on和wait for不能够被综合吧。有其它可使用的实际指令吗？

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