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Verilog HDL数字值集合
例子：'o721 9 位八进制数'haf 8 位十六进制数 2004-08-16 第19页，共41页版权所有，侵权必究绝密verilog hdl 入门教程请输入文档编号如果定义的长度比为常量指定的长度长，通常在左边填0 补位。但是如果数最左边一位为x 或 z ，就相应地用x 或z 在左边补位。例如：10'b10 左边添0 占位, 0000000010 10'bx0x1 左边添x 占位, x x x x x x x 0 x 1 如果长度定义得更小，那么最左边的位相应地被截断。例如：3 ' b1001 _ 0011 与3'b011 相等5'h0fff 与5'h1f 相等 2. 字符串型字符串是双引号内的字符序列。字符串不能分成多行书写。例如："internal error"" reached－>here "用8 位ascii 值表示的字符可看作是无符号整数。因此字符串是8 位ascii 值的序列。为存储字符串“internal error ”，变量需要8 * 1 4 位。r e g [1: 8*14] message; . . . message = "internal error"
Verilog HDL行为建模具体实例
: led = 7'b1111001; // 14'b0010 : led = 7'b0100100; // 24'b0011 : led = 7'b0110000; // 34'b0100 : led = 7'b0011001; // 44'b0101 : led = 7'b0010010; // 54'b0110 : led = 7'b0000010; // 64'b0111 : led = 7'b1111000; // 74'b1000 : led = 7'b0000000; // 84'b1001 : led = 7'b0010000; // 94'b1010 : led = 7'b0001000; // a4'b1011 : led = 7'b0000011; // b4'b1100 : led = 7'b1000110; // c4'b1101 : led = 7'b0100001; // d4'b1110 : led = 7'b0000110; // e4'b1111 : led = 7'b0001110; // fdefault :led = 7'b1000000; // 0 e
Verilog HDL条件语句
verilog hdl 入门教程请输入文档编号 4'b0010 : led = 7'b0100100; // 24'b0011 : led = 7'b0110000; // 34'b0100 : led = 7'b0011001; // 44'b0101 : led = 7'b0010010; // 54'b0110 : led = 7'b0000010; // 64'b0111 : led = 7'b1111000; // 74'b1000 : led = 7'b0000000; // 84'b1001 : led = 7'b0010000; // 94'b1010 : led = 7'b0001000; // a4'b1011 : led = 7'b0000011; // b4'b1100 : led = 7'b1000110; // c4'b1101 : led = 7'b0100001; // d4'b1110 : led = 7'b0000110; // e4'b1111 : led = 7'b0001110; // fdefault :led = 7'b1000000; // 0 e

仿真,变量改变两次,只能看见最后一次的值,为什么
ata= 7'b0110000; // 3 4'b0100 :data= 7'b0011001; // 4 4'b0101 :data= 7'b0010010; // 5 4'b0110 :data= 7'b0000010; // 6 4'b0111 :data= 7'b1111000; // 7 4'b1000 :data= 7'b0000000; // 8 4'b1001 :data= 7'b0010000; // 9 default :data= 7'b1000000; // 0 endcase position= position <<1; case (numb[1]) 4'b0001 :data= 7'b1111001; // 1 4'b0010 :data= 7'b0100100; // 2 4'b

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