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ted)、基于数据包(packet-based)的总线而设计,但许多电信应用使用其他总线格式。这使得将serdes技术设计到这些系统中变得很困难。本文概述了 serdes 的体系结构,并且显示说明某一个体系结构如何特别适用于电信信号处理系统。 serdes 体系结构:概览 并联时钟 serdes 将并行宽总线串行化为多个差分信号对,传送与数据并联的时钟。这些 serdes 比较便宜,可以在通常需要同时使用多个 serdes 的应用中,通过电缆或背板有效地扩展宽总线。 图 1. ds90cr217 21位通道链路(channel-link)并联时钟串行器 input latch 输入闩锁 mux 多路复用器 8b/10b serdes 将每个数据字节映射到 10 位代码,然后将其串行化为单一信号对。10 位代码是这样定义的:为接收器时钟恢复提供足够的转换,并且保证直流平衡(发送相等数量的“1”和“0”)。这些属性使 8b/10b serdes 能够在有损耗的互连和光纤电缆上能够以较少的信号失真高速运行。 图 2. 8b/10b 串行器方框图 8b/1
20~85MHz移位时钟支持;接收器输出时钟50%工作周期;低功耗;±1V共模范围;窄总线减少电缆的大小和成本;达到1.785Gbit/s吞吐率;达到223MB/s标准;345mV(标准值)摆幅LVDS驱动用于低EMI;PLL要求无需外部元件;上升边缘数据选通;兼容TIA/EIA-644 LVDS标准低轮廓48引脚TSSOP封装