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基于FPGA的高速SDRAM控制器的视频应用（1）
活状态。总之通过控制这个状态机可以完成长度是8的倍数的连续数据读写。控制状态机还有实现刷新操作的功能，当要求对sdram进行刷新操作时，控制状态机的状态会跳变到c_ar，sdram控制器会依此发出刷新命令。然后状态机跳变到c_trfc状态等待刷新操作的结束。当刷新操作结束后，状态机将恢复到c_idle。这样就完成了一次刷新操作。如果需要多次刷新，就可以连续进行多次这样的循环。 2．3 sdram控制器的综合本设计使用的sdram芯片是mt48lc2m3282，fpga芯片是cyclone的ep1c6q240c6。综合工具是quartusii 6．0。综合的结果是逻辑单元使用了170个，占总资源的3％;工作频率最高可以达到240．10 mhz，满足项目要求。 3 代码的仿真测试本设计的仿真工具是modelsim6.1f，部分仿真测试波形见图5。图中描述了读一行数据的时序图，在开始突发写数据后，sdram的数据总线sdr_dq上的数据没有被中断。这个表示整个设计达到了能够支持超长数据突发读写功能，能满足设计要求。 4 结束语本文介绍了一种实现超长数据突发读写的设计。此设计采用切换bank操作
基于FPGA的高速SDRAM控制器的视频应用
总之通过控制这个状态机可以完成长度是8的倍数的连续数据读写。控制状态机还有实现刷新操作的功能，当要求对sdram进行刷新操作时，控制状态机的状态会跳变到c_ar，sdram控制器会依此发出刷新命令。然后状态机跳变到c_trfc状态等待刷新操作的结束。当刷新操作结束后，状态机将恢复到c_idle。这样就完成了一次刷新操作。如果需要多次刷新，就可以连续进行多次这样的循环。 2．3 sdram控制器的综合本设计使用的sdram芯片是mt48lc2m3282，fpga芯片是cyclone的ep1c6q240c6。综合工具是quartusii 6．0。综合的结果是逻辑单元使用了170个，占总资源的3％;工作频率最高可以达到240．10 mhz，满足项目要求。 3 代码的仿真测试本设计的仿真工具是modelsim6.1f，部分仿真测试波形见图5。图中描述了读一行数据的时序图，在开始突发写数据后，sdram的数据总线sdr_dq上的数据没有被中断。这个表示整个设计达到了能够支持超长数据突发读写功能，能满足设计要求。 4 结束语本文介绍了一种实现超长数据突发读写的设计。此设计采用切
基于VHDL的MTM总线主模块有限状态机设计
信号组合逻辑和存储状态的寄存器逻辑两部分。根据mtm总线主模块的状态转换图，其基于vhdl有限状态机的代码如下： 3 仿真验证 quartusⅱ是altera公司推出的集成开发软件，使用quartusⅱ可以完成从设计输入、综合适配、仿真到编程下载整个设计过程，quart usⅱ也可以直接调用synplify pro、以及modelsim等第3方eda工具来完成设计任务的综合和仿真。文中利用quartusⅱ9.0版本软件和cyclone系列ep1c6q240c6芯片对所设计的mtm总线主模块状态机的vhdl代码进行了时序仿真和功能仿真，分别如图4、图5所示。图4 时序仿真波形图图5 功能仿真波形图通过波形图可以观察到，该状态机可以很好的实现主状态机的状态转换。当m1输入为"0"时（此时m2、m3为无关状态），mtm总线主模块按照从高到低进行消息传送，直到进入"pause"（暂停状态）然后状态回到"xfer16"（s16）继续进行消息传送；当m1输入为"1"时，主模块无条件进入"waiting"（等待状态）；在主模块处于"wait
基于FPGA的一种新型8通道数据采集系统
方式、microwire方式。图2中max1300与fpga连接只使用了cs、din、sclk、dout四个引脚，不占用数据总线，这在一定程度上节约了电路板面积，减少了硬件电路设计的难度。ch0~ch7为模拟电压输入通道，avdd1~2为模拟电压端，dvdd为数字电压端，agnd1~agnd3为模拟地，dgnd与dgndo为数字地。dvddo为io口电压，根据max1300连接器件io电压不同，dvddo选择不同电压值，支持范围2.7~5.25 v，fpga选用altera公司cyclone系列ep1c6q240c6，io电压为3.3 v,所以dvddo接3.3 v电压。ref和refcap为参考电压输入接口，器件内部有4.096 v电压参考，使用内部电压参考时，ref与refcap分别接1 μf和0.1 μf电容接地。max1300支持三种采样模式：external clock mode、external acquisition mode和 internal clock mode，其中external clock mode支持到最高采样速率115 ks/s,该模式下sstrb引脚闲置,可以悬空。 c
基于FPGA的RISC微处理器的设计与实现
t ；stop0b 000000000e 001111000f 00011000微处理器的硬件实现基于fpga的risc微处理器的最终硬件验证在杭州康芯公司生产的gw48eda系统上进行。前面的仿真结果确认无误后，选用gw48eda系统的电路模式no.5，查阅此系统的引脚对照表锁定各引脚，之后需重新编译一次，以便把引脚锁定信息编译进编程下载文件。最后把编译好的top.sof文件对目标器件fpga下载，得到满足设计要求的芯片。本设计的载体选用altera公司的cyclone系列fpga器件ep1c6q240c6，硬件验证结果表明，该risc微处理器时钟频率为23.02mhz，其功能完全达到设计要求。结束语本文基于fpga的微处理器具备了risc微处理器的基本功能，而且其容易优化升级。该微处理器不仅可作为一个模块用于片上系统的设计，而且也充分展示了使用fpga和vhdl进行eda数字系统设计的优越性，具有实用价值。参考文献:[1]. risc datasheet http://www.dzsc.com/datasheet/risc_1189725.html.[2]. pulse datash

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