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的状态信息，主要完成对信号的扩频编码调制，调制后的信号经数模转换和放大滤波后送入下一级功放电路。计算机和调制器间采用spi口进行数据传输，扩频编码调制采用turbo码，来自天线的状态信息用于指示天线的短路或断路等通信状态。 该模块的核心部分是fpga，对数据的处理都是在此芯片内完成。数据从计算机的spi口输入，处理后经dac8501变为模拟信号，再经opa348放大后输出。fpga配置了jtag下载口，用于调试程序时使用。as下载口是在程序调试完成后，通过该口将程序写入fpga的专用配置芯片epcs64中，epcs64中的内容掉电后不会丢失，以后上电后程序就会自动下载进fpga中。晶振提供系统时钟，为了增强驱动能力，所以加了片7404。 主要模块的电路设计 系统的核心芯片fpga依据编写程序所需资源适当选取，本系统选用ep2c35，ep2c35是altera公司cyclone‖系列fpga。cycloneii fpga采用tsmc 90nm low-k工艺，1.2v内核电压，比cyclone系列成本降低30%，逻辑容量多三倍，成本大约是相竞争的低成本fpga的一半，而速度快50％以上。
完成对fpga的重新配置。 本设计是通过dsp处理器来接收pc主机的fpga配置数据流，并开发cpld器件以实现控制逻辑，最终把所需的fpga配置数据流存储到支持as配置模式的epcs配置芯片中，并实现fpga配置数据流的更新，从而达到fpga的重新配置，实现整个系统的可重构。其可重构电路由dsp与cpld串行通讯电路、cpld读写epcs配置芯片电路和epcs配置fpga电路组成。 2．2 epcs配置器件 fpga的串行配置芯片主要包括epcs1，epcs4，epcs16，epcs64，epcs128等。它们的主要区别是容量不同，分别为1 m，4 m，16 m，64 m，128 m bits的容量，可配置的fpga器件也有所不同，用户可根据不同需求来选择。epcs配置芯片的擦除或编程次数可以达到十万次左右，一般情况下足以满足用户需求。epcs器件电平的选择包括3．3 v、2．5 v、1．8 v、1．5 v，主要可参考对应的fpga所用i／o bank的vccio引脚电平的选择。 epcs芯片的内部结构框图如图1所示，epcs配置器件与所配置的fpga器件的连接引
，便可以使得此类系统大大缩短软硬件开发的时间，并可进一步增强整体功能。 1 sopc 硬件系统的建立 1.1 硬件系统架构 不同于许多基于微处理器的嵌入式系统，基于sopc 的嵌入式系统具有可配置的特点，可根据需要灵活地在一片fpga 中构造外设接口。本文构建的最小系统可运行uclinux，采用altera 公司的cyclone ⅱ芯片ep2c35 及相关外围电路组成。其中，外围电路包括1 片16mb 的ddr sdram、l 片16mb 的flash、rs232、串行配置芯片epcs64 以及供电系统。系统体系架构如图1 所示。 1.2 sopc 硬件开发 nios ⅱ系列嵌入式处理器是一款采用流水线技术、单指令流的risc cpu，广泛应用于嵌入式系统。nios ⅱ包括3 种内核：快速的f(最高性能的优化)内核、经济的e(最小逻辑占用的优化)内核以及标准的s(平衡于性能和尺寸)内核，每种内核根据不同的性能而优化。nios ⅱ嵌入式cpu 支持32 位指令集、32 位数据线宽度、32 个通用寄存器、32 个外部中断源、2 gb 寻址空间，包含高达256 个用
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