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基于PC机的模拟信号发生器的设计
块内部复位信号，mwdsl是电平敏感锁存器使能信号，trst是一位锁存器模块复位信号，txdata是串行数据输出信号。当数据转换器开始工作的时候，电平敏感锁存器使能信号（mwdsl）有效，并行数据被送入锁存器，之后，控制模块产生并入串出移位寄存器装入信号（stld），以在时钟信号（tclk）的作用下，将并行数据装入并入串出移位寄存器，然后，控制模块再产生并入串出移位寄存器移位信号（stld），并在时钟信号（tclk）的作用下，将并行数据移出。本设计中采用altera的cpld（flex epf10k20rc240）来实现数据转换器的硬件电路功能，并用quartus ⅱ软件进行源文件设计。在电路顶层，我们采用原理图和结构图的形式进行数据转换器的整体框架设计。quartus ⅱ为实现不同的逻辑功能提供了大量的基本单元符号和宏功能模块，这些符号与模块的管脚定义与功能一般都是默认的，而在结构图输入方式中，我们可以根据自行定义模块的管脚与功能。结构图定义的模块上只是一些自行定义的方框和管脚符号, 没有涉及其内部具体逻辑, 因而这种模块称之为顶层模块。顶层模块的内部具体逻辑可以通过硬件描述语言来编写，也可以
一种FIR数字滤波器设计与仿真
响应（包括对冲击的响应）也是有限的。若线性系统仅是一个空间滤波器，则通过简单地观察它对冲击的响应，我们就可以完全确定该滤波器。通过这种方式确定的滤波器称为有限冲击响应（fir）滤波器。fir滤波器是在数字信号处理（dsp）中经常使用的两种基本的滤波器之一，另一个为iir滤波器。iir滤波器是无限冲激响应滤波器。图6给出fir数字滤波电路。该电路包括高密度可编程逻辑器件、有源品体振荡器、10针插座以及多只电阻和按键开关。这里选用的高密度可编程逻辑器件为aixera公司flexlok系列的epf10k20rc240—3。配置的滤波器设计后，利用器件中的剩余资源，即由epfl0k20rc240—4型fpga控制a／d转换器和d／a转换器的功能。其中，引脚rd、adcs分别与a／d转换器的引脚rd、cs相连，而引脚wr、ldac、dacs分别与d／a转换电路的引脚wr、ldac、cs相连。 5 滤波效果测试将设计的低通滤波器的配置文件下载到器件中进行实际滤波测试，用示波器观察各个频率点上输出信号的幅值大小。由滤波测试结果可知，该fir滤波电路完全达到低通滤波器5 mhz的采样频率，1

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