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最小值。综合分析后发现操作时间最长的是除法运算,采用通移位相减除法器所需时间为39ns,如果采用并行除法器后则只需23ns,从而显著提高了时钟频率。内核综合后消耗的lut为4500个。 3.3 实现 本内核的全部工作都在ise7.1开发环境下完成。其中,仿真用的是modelsim se plus 6.0d,综合用的软件是synplify pro 8.0。验证采用的平台足creat-sopc1000x试验箱,它的核心芯片即fpga使用的是xilinx公司的virtex-ⅱxc2v1000-6 fg456,等效为100万门电路,如图6所示。平台上集成了一些常用的功能模块,其中的晶振为50mhz,超过了本内核综合后的最高频率,因而设计了一个5分频模块使时钟为10mhz。内核运行的测试程序和数据以事先机器代码的形式“固化”在一个程序模块内替代rom,系统可以像rom一样对其读取数据和程序。p0-3输出观察数据,检验程序是否正确执行。验证结果表明,内核能正确执行加载的程序并稳定运行在10mhz的频率上。 为克服传统mcs-51单片机执行效率偏低的缺点,满足现在的fpga对嵌入式软