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置数据、寄存器数据、寄存器地址后均加有crc校验,保证传送数据的准确性。对于总线连接方式,biss协议给出了多编码器串行连接的读数方式和寄存器读写方式,是上述时序的组合。 2、通信模块的软硬件设计 2.1 硬件设计 通信模块基于ep1c12q240-fpga设计,对netzer re252型号的绝对位置式光电编码器进行位置读数,采用点对点连接,rs422差分总线接口使用max3460电平转换芯片。为了提高通信模块在工业应用中的抗干扰性,接口芯片和fpga核心模块之间加入高速光耦hcpl0630进行隔离。输出接口有并行接口、串行通信接口、增量式等,与上位机通信。 2.2 软件设计 程序在quartus ii软件[6]环境下,使用verilog hdl[7]语言编写,采用的是自底向上的编写方式,使用约6000门资源。底层模块包括读数模块、读写寄存器模块。底层模块的clk时钟由顶层模块的锁相环pll分频提供[8]。读数模块或者读写寄存器模块在en置位后,独占ma线,发送与协议对应的波形,再根据编码器返回的sl波形采样识别数据,通过data总线保存到顶层模块的数据缓冲区。