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  • VoIP语音网关中TDM控制模块的设计

    利用candence公司的nc-verilog仿真器进行代码仿真。仿真波形表明，处理器(bc320)对fifo写满产生信号标识的反应时间大约为60个wishbone总线时钟周期，这一时间加上 wishbone总线读空第一个fifo所用时间后，串行语音数据仍在写进另一个fifo，wishbone总线有足够的空闲等待这个fifo写满标示信号的产生，不会有任何数据丢失。 voip语音网关系统在型号为virtex-ii pro ff1152的fpga开发板上进行了硬件验证，tdm控制模块外接型号为le88221的slic(用户线接口电路)芯片作为语音信源，利用 chipscope在线扫描tdm控制模块内部、wishbone总线和处理器(bc320)寄存器的信号变化，并用示波器对slic芯片信号进行捕捉。从观察的信号来看，所设计的tdm控制模块能够与系统的其他ip模块，尤其是处理器(bc320)和以太网模块正确有效地协同工作，模块的功能达到设计要求。 来源:零八我的爱

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