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3D IC的EDA工具之路
d ic首席科学家erik jan marinissen称，3d ic的测试必须解决三大类挑战。首先，必须确定需要测试什么，以及在制造周期中何时何地做这种测试。接下来必须解决的问题是有关3d处理步骤以及tsv互连可能会造成的新缺陷。第三大挑战是测试通道问题。 imec对3d ic可测试性工具的工作包括与cadence的合作，imec与cadence在发布新闻时曾计划在2011年设计自动化大会上做演示，大会预定在圣地亚哥举办。marinissen也是ieee标准委员会p1838项目的工作小组组长，p1838项目是：关于三维堆叠集成电路的测试通道架构的标准。在一份有关3d ic设计挑战的白皮书中，cadence表示，需要更多的经验性数据，才能确定对新缺陷模型的需求。虽然2d ic缺陷（如开路、短路、静电、延迟以及桥接缺陷）可能也适用于3d ic，但3d技术需要一种新的方法，将tsv缺陷映射到已知缺陷类型上。为满足3d可控制性以及可观测性目标，cadence还指出，跨多片芯的dft（可测试性设计）资源的智能分配非常关键。参考文献: [1]. pcb datashee
3D集成系统的测试自动化
设计中，以提高缺陷覆盖率和限制ate上的误报故障。这些高级电源管理功能将在3d-sic测试中发挥重要作用。堆叠测试tetramax生成kgd模型后，把kgd模型映射到堆叠级端口是一个简单的过程。对于tsv互连测试，tetramax使用动态桥接故障模型生成针对tsv i/o之间时序的全速测试模型。但堆叠测试的主要挑战是设计和实现能够向非底部裸片提供足够测试接口的3d dft架构，以便进行单独裸片测试，裸片间测试（即tsv互连测试）和可能的多裸片同时测试。synopsys正积极参与ieee p1838等新兴3d测试标准的开发。虽然这些标准尚未整合使用，但早期采用者可使用synopsys的合成测试解决方案来高效地实现基于已确立标准的3d dft架构。例如，dftmax可为使用ieee std 1149.1作为测试接入机制的3d-sic系统合成、连接和验证jtag测试接入端口（tap）和边界扫描寄存器（bsr）逻辑，以便进行kgd或堆叠测试。此外，dftmax还使用ieee std 1500标准进行芯核包装和"裸片包装"--当非底部裸片的测试控制接口使用基于ieee std 15

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