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基于MCU与DSP的双机压电捷联惯导系统

摘要 以压电陀螺及压电加速计作为惯性器件的惯性导航/制导系统，具有成本低、质量轻、抗冲击、可靠性高等优点．是惯性导航一直研究的解决方案。文章介绍基于ti公司tms320c5410实现的压电捷联惯导系统的平台．论述系统的硬件与系统组成和设计，详细说明dsp系统中。hpi接口、串口发送数据以及程序加载自举等的使用与实现方法。 引 言 近年来，广大科研工作者研究了各种减小压电捷联惯导系统的误差方法，使压电惯性器件的精度得到了极大的提高[1].本文介绍了一种实用的基于dsp实现的压电捷联惯导系统方案。 1 系统的硬件设计 整个压电捷联惯导系统分为三个部分：压电惯性组合部分；由ads1251与aduc834组成的信号接口与模数转换单元；由tms320c54lo等构成的数据处理单元。系统框图如图1所示。 压电惯性组合采用专用压电陀螺及压电加速度计。由ti公司24位,20 khz的a/d转换器adsl251完成六路压电陀螺及压电加速度计的信号精确采样，实际采样速率为500 hz。采用美国模拟器件公司的8位51 mcu微处理器aduc834作六路采样的主控制器。aduc834集成

TMS320C5410烧写Flash实现并行自举引导

摘要：介绍在tms320c5410环境下对am29lv200b flash存储器进行程序烧写，并且实现了tms320c5410上电后用户程序并行自举引导。 关键词：am29lv200b flash dsp 并行自举引导 自举表 flash是一种可在线进行电擦写，掉电后信息不丢失的存储器。它具有低功耗、大容量、擦写速度快等特点，并且内部嵌入算法完成对芯片的操作，因而在数字信号处理系统中得到了广泛的应用。本文通过一个完整的实例，介绍am29lv200b flash存储器的烧写方法，实现tms320c5410（以下简称c5410）上电后用户程序的并行自举引导。1 am29lv200b flash存储器1.1 flash存储器简介 am29lv200b是amd公司生产的flash存储器，其主要特点有：3 v单电源供电，可使内部产生高电压进行编程和擦除操作；支持jedec单电源flash存储器标准；只需向其命令寄存器写入标准的微处理器指令，具体编程、擦除操作由内部嵌入的算法实现，并且可以通过查询特定的引脚或数据线监控操作是否完成；可以对任一扇区进行读、写或擦除操作，而不影响其它部分的数据

一种基于FFT的直扩通信系统中窄带干扰信号参数的估计方法

摘要：以dsss/qpsk通信系统为背景，提出一种基于fft的精确估计多个窄带干扰信号参数的方法。该方法对接收信号的频域fft数据进行分析，只增加很少的计算量，就能准确估计出干扰的中心频率及宽度。用tms320c5410 dsp对该方法进行了仿真实验，仿真结果显示了算法的可行性和有效性。 关键词：fft dsss dsp 窄带干扰 参数估计 现代通信系统设计中的一个重要课题是从宽带信号（如qpsk调制信号）中消除窄带干扰信号（nbi）的能力问题。直接序列扩展（dsss）通信系统具有内在的抑制窄带干扰信号的能力。其接收信号和伪噪声（pn）序列进行互相关运算，将干扰扩展到ds信号所占有的整个频带，这样就降低了干扰电平，使干扰等效为一个电平较低而频谱较平坦的噪声。 直扩通信系统的抗干扰能力与扩频增益成正比，由于受带宽和系统频率资源的限制，扩频增益不可能做得很高，仅靠扩频增益往往不足以对干扰进行抑制。特别是在强窄带干扰的场合，系统的性能将会严重下降，甚至造成通信中断。因此需要在解扩前加入窄带干扰抑制技术来提高dsss系统的性能。图1 本文提出一种用于dsss/qpsk通信系统中，采用

基于DSP和PCI总线的通信数据采集系统设计

提出的越来越高的要求。 pci总线是先进的高性能32/64位局部总线。可同时支持多组外围设备，不受制于处理器，数据吞吐量大（32位时峰值高达132mb/s），并能完全兼容现有的isa/eisa/mac等扩展总线。连接到pci总线上的设备主要分为：主控设备和目标（从）设备两类，接口设计成为pci总线与设备进行沟通的桥梁。但是pci总线的规范十分复杂，其接口的实现比isa等总线要困难得多。目前实现pci接口的有效方案有两种：使用可编程逻辑器件和使用专门接口芯片。本文中的采集系统就是运用ti公司的tms320c5410高速定点dsp和plx公司的pci9052 pci总线接口芯片来搭建的。 1 系统功能概述 根据实际应用析需要，系统的主要功能有： （1）可以同时采集处理一条e1链路上所有32个时际的数据； （2）对数据进行链路层协议解包后，重新打包茂特定的格式，交给上层系统（pc机）保存或进一步处理。对链路数据状态和采集的统计信息进行监测，定时生成报表，交给上层系统实时显示； （3）系统应具有尽量大的软件升级功能和灵活性，便于系统提高性能或者应用于其他通信业务数据的采集。 本系统的设计

WCDMA系统基带处理的DSP FPGA实现方案

复用的方式进行处理，每个数据比特须经过最多10个环节的处理过程，分别是： 估算平均每环节上每比特的处理要求8条指令。则10ms内必须完成的处理指令数是：9600×10×8=768000条。对应的处理能力要求是76.8mips。 ● 消息处理：包含消息的解释、对应控制参数的计算、发给对应的处理fpga。估计需求不超过一条承载64kbps业务的无线信道的基带数据处理的需求。 综合考虑上述两个方面，则整个基带数据处理的等效需求是： (9600+2400)×10×8/10ms=96mips 以tms320c5410为例，其内部工作时钟频率高达100mhz，运算速度达100mips。基于c的软件开发环境和汇编级并行处理的优化程序，优化后的并行执行效率一般为80%，等效的处理能力为80mips。可见，若将整个基带数据处理交给该dsp芯片完成，其处理能力无法满足整个处理单元的需求。因此，在基带处理的实现方案中，数据量小的业务，如随路信令，amr语音业务可由dsp处理；而数据量大的业务，如64kbps、144kbps和384kbps速率的业务，大部分处理环节由fpga完成。具体实现如下： ● dsp作为主控单元

TMS320C5410烧写Flash实现并行自举引导

摘要：介绍在TMS320C5410环境下对Am29LV200B Flash存储器进行程序烧写，并且实现了TMS320C5410上电后用户程序并行自举引导。

• 请问ARM和DSP到底有和区别？不要告诉我一个偏重控制一个偏重算法

  凑个热闹lelee007的老板和员工的比喻挺贴切——曾见过一通信板，上面的处理器有1片mpc8270和18片tms320c5410