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    . 在源代码窗口, 右键单击并选择“add source”, 为vhdl包选择源文件, 然后选“vhdl package”. 这个包就添加到ise项目中了. ）57． 布板时, 时钟信号没有接全局时钟, 如何处理时钟使之可以更好（不需飞线）？答：you can bring the signal back to the global clock network by inserting a bufg. （参考译文：可以通过插入一个bufg将一个信号返回全局时钟网络. ）58． 准备使用xcv50 fpga, 前面有16个模块, 本来每个模块都须要一个27m的时钟, 为了达到同步, 初步设想外部接一个27m时钟, 最后由fpga产生16个27m的时钟输出, 这样做驱动会不会有问题？答：a possible way is to feed your 27mhz input clock to a dll. the output of the dll drives multiple obuf. in this way you can create multiple copies of you

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