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FPGA动态局部可重构中基于TBUF总线宏设计
为了验证上述总线宏设计方法的正确与否，这里设计了一个功能简单的fpga动态局部可重构实验。电路重构前实现的功能为：(a+b)*(c-d)，重构后实现的功能为：(a+b)》(c-d)。根据电路功能将电路划分为3个模块。其中，加法(a+b)、减法(c-d)为固定模块m1，m2；乘法／移位(*／》)为可重构模块m3。m1与m3，m2与m3之间分别用总线宏bm1和。bm2实现通信，如图5所示。该实验采用的软件开发平台：xilinx ise6．2i；硬件开发平台：可重构硬件平台——xcv800验证板。每一个总线宏只能传递4位的信号。当可重构模块间需要多于4位的数据通信时，可以通过多个总线宏的拼接实现。这种拼接只是简单地将多个宏拼接为一个文件，而不是将多个宏拼接为一个宏，所以在使用约束语句，约束总线宏的位置时，仍然必须单独约束每个宏，而不是直接约束一个文件。例如该实验中模块m1与模块m3之间的数据通信是8位，则需要2(8／4)个总线宏来实现模块m1与m3间的通信，m2与m3之间也一样：按照fpga动态可重构软件设计流程生成局部动态可重构．bit文件；通过jtag电缆下载