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  • 高速数据采集系统的时钟电路设计

    一般dsp芯片的pll电路都有pllv、pllf以及pllg引脚。这些引脚是为了确保输人时钟的稳定性而特别设计的。一般pllf和pllg引脚连接到电容电阻网络上，如图2所示。图中rc的推荐值为r1＝60．4ω、c1＝27nf、c2＝560pf，或者r1＝45．3ω、c1＝47nf、c2＝10pf。 图2 pll电路的连接 pll电路的pllv引脚连接到电磁兼容滤波器的输出端。电磁兼容滤波器实际上是一个三端口的穿心电容，该电容可以选择tdk公司的act4518系列或者松下公司的exccet103u的电容，价格在1元以下。但这些器件不易购买，尤其是对小批量的用户。为此，也可以不使用电磁兼容滤波器，直接将pllv引脚连接一批容值大小不同的电容上，然后接地，也可以达到稳定时钟信号的目的。 欢迎转载，信息来源维库电子市场网（www.dzsc.com） 来源:ks99

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