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CMOS SuperSync FIFO?
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CMOS SuperSync FIFO
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CMOS SuperSync FIFO
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CMOS SuperSync FIFO
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CMOS SuperSync FIFO
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号给pci9054总线控制器，之后由后者启动dma传输将数据传人计算机内存中。dma传输完成后，pci9054产生通道中断，并由计算机将数据从内存取出存入硬盘。该数据存储传输模块的总体框图如图1所示。 2 fifo数据存储电路设计 fifo是一个先人先出的双口缓冲器，为保证整个系统正常工作，fifo存储器允许系统进行dma操作，以提高数据的传输速度。否则，数据传输将达不到传输要求，而且会大大增加cpu的负担，甚至无法同时完成数据的存储。 本设计在数据传输系统中采用了六片idt72281芯片来缓存数据，并将其分成两组，其中由三片fifo进行字宽扩展，图2所示是其缓存传输示意图。按照这种设计，其字宽可达27位，可以传输24位数据和两个otr位。 3 cpld逻辑控制 本系统中由于要对高速信号进行处理，因此，对控制信号的时序要求比较严格。在控制芯片的选择上要尽量选用时延小、速度快的芯片。本设计采用美国altera公司的max7000s系列可编程逻辑器件epm7128slc84-15，并采用max+plusⅱ来完成系统的输入、编译、验证及编程，进而完成向量测试及仿真．最后的数据可
断信号给pci9054总线控制器，之后由后者启动dma传输将数据传人计算机内存中。dma传输完成后，pci9054产生通道中断，并由计算机将数据从内存取出存入硬盘。该数据存储传输模块的总体框图如图1所示。 2 fifo数据存储电路设计 fifo是一个先人先出的双口缓冲器，为保证整个系统正常工作，fifo存储器允许系统进行dma操作，以提高数据的传输速度。否则，数据传输将达不到传输要求，而且会大大增加cpu的负担，甚至无法同时完成数据的存储。 本设计在数据传输系统中采用了六片idt72281芯片来缓存数据，并将其分成两组，其中由三片fifo进行字宽扩展，图2所示是其缓存传输示意图。按照这种设计，其字宽可达27位，可以传输24位数据和两个otr位。 3 cpld逻辑控制 本系统中由于要对高速信号进行处理，因此，对控制信号的时序要求比较严格。在控制芯片的选择上要尽量选用时延小、速度快的芯片。本设计采用美国altera公司的max7000s系列可编程逻辑器件epm7128slc84-15，并采用max+plusⅱ来完成系统的输入、编译、验证及编程，进而完成向量测试及仿真．
生中断信号给pci9054总线控制器，之后由后者启动dma传输将数据传人计算机内存中。dma传输完成后，pci9054产生通道中断，并由计算机将数据从内存取出存入硬盘。该数据存储传输模块的总体框图如图1所示。 2 fifo数据存储电路设计 fifo是一个先人先出的双口缓冲器，为保证整个系统正常工作，fifo存储器允许系统进行dma操作，以提高数据的传输速度。否则，数据传输将达不到传输要求，而且会大大增加cpu的负担，甚至无法同时完成数据的存储。 本设计在数据传输系统中采用了六片idt72281芯片来缓存数据，并将其分成两组，其中由三片fifo进行字宽扩展，图2所示是其缓存传输示意图。按照这种设计，其字宽可达27位，可以传输24位数据和两个otr位。 3 cpld逻辑控制 本系统中由于要对高速信号进行处理，因此，对控制信号的时序要求比较严格。在控制芯片的选择上要尽量选用时延小、速度快的芯片。本设计采用美国altera公司的max7000s系列可编程逻辑器件epm7128slc84-15，并采用max+plusⅱ来完成系统的输入、编译、验证及编程，进而完成向量测试及仿真．最后
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