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SN65LV1224A Datasheet

  • SN65LV1224A

  • 10-MHz TO 66-MHz, 10:1 LVDS SERIALIZER/DESERIALIZER

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SN65LV1023A/SN65LV1224A
10-MHz TO 66-MHz, 10:1 LVDS SERIALIZER/DESERIALIZER
SLLS570A 鈥?JUNE 2003 鈥?REVISED JUNE 2003
timing diagrams and test circuits (continued)
tTCP
TCLK
1.5 V
1.5 V
1.5 V
For TCLK_R/F = Low
tsu(DI)
DIN [9:0]
1.5 V
Setup
Hold
th(DI)
1.5 V
Figure 8. Serializer Setup/Hold Times
Parasitic Package and
Trace Capacitance
3V
DEN
0V
td(HZ)
DO +
13.5
鈩?/div>
1.1 V
DO 鈥?/div>
DEN
13.5
鈩?/div>
50%
VOL
50%
DO
卤
VOH
50%
50%
1.1 V
td(LZ)
td(ZL)
1.1 V
td(ZH)
1.5 V
1.5 V
Figure 9. Serializer High-Impedance-State Test Circuit and Timing
PWRDN
2V
0.8 V
1026 Cycles
td(HZ) or td(LZ)
TCLK
td(ZH) or td(ZL)
tPLD
DO
卤
3-State
Output Active
3-State
Figure 10. Serializer PLL Lock Time and PWRDN High-Impedance-State Delays
POST OFFICE BOX 655303
鈥?/div>
DALLAS, TEXAS 75265
13

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