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调制方案。 原理图设计及器件选型图2为模拟前端的结构框图和主要组件，该设计中的adc有两个功能：数字化输入信号、利用adc输出控制pll。这种方法可减少元器件数目，缩小环路延迟时间，从而简化设计。这里，输入信号通过两个12 位adc max176进行数字化处理。使用adc控制pll时需要正确选择pll，并不是所有pll都适合该设计。这里选用motorola的mc145151 pll，因为该器件允许以并行方式装载控制数据。mc145151也工作在设计频率范围内：12.0mhz至12.5mhz。选择1mhz晶振用于mc145151 pll，divide-by-r配置为000 (divide-by-8)。得到的pll步长是125khz (1mhz / 8 = 125khz)。pll 的divide-by-n设置为00000001100xxx。divide-by-n设置为5个数值中的一个(最后三位由adc的数字输出设置)。得到的5个数值是96、97、98、99和100。 本设计使用minicircuits pos-25 vco，因为它在12.0mhz至12.5mhz范围内保持线性。
。如果线睡误码率较高，由于e1会频繁失步使第二步处理根本无法进行。出于述考虑该步算法设计没有采用状态机保护。2.3 hdb3时钟提取从接收的e1信号hdb3编码中提取时钟的原理如图5所示。首先通过一个高速时钟采样hdb3的码流（code）得到数据变化沿（edge），再根据edge位置由高速时钟分频出对应的2mhz时钟。3 电路设计整体电路结构如图6所示。在输入数据缓存和消延时两部分处理中，由于需要较大存储空间，采用两块外挂的ssram。内部处理以字节为单位，全同步电路设计，对应以太网侧处理速率为12.5mhz，对尖e1侧时钟为256khz（2.048mhz/8）。两侧速率匹配通过高速时钟采样低速时钟完成。4 时序分析从逻辑验证到fpga实现主要区别是增加了实现布线、引脚间的时延。使系统失效的时序问题主要有以下几点：（1）输入经内部逻辑到输出的建立时间、保持时间和引脚时延大于一个时钟周期。（2）并行处理的信号彼此之间时延过大，不能同时采样。（3）在内部对时钟信号进行过多操作，引入时钟毛刺。（4）对同一时钟，既使用上升沿，又使用下降沿触发，使时钟最高频率损失一半。（5）在交叉时钟域中，直接采样由另一时钟
ms320vc54xx：pll可以÷4，÷2，×1-32，因此外部主频可以为0.625mhz－50mhz。 tms320vc55xx：pll可以÷4，÷2，×1-32，因此外部主频可以为6.25mhz－300mhz。 4)tms320c6000系列： tms320c62xx：pll可以×1，×4，×6，×7，×8，×9，×10和×11，因此外部主频可以为11.8mhz－300mhz。 tms320c67xx：pll可以×1和×4，因此外部主频可以为12.5mhz－230mhz。 tms320c64xx：pll可以×1，×6和×12，因此外部主频可以为30mhz－720mhz 软件等待的如何使用？ dsp的指令周期较快，访问慢速存储器或外设时需加入等待。等待分硬件等待和软件等待，每一个系列的等待不完全相同。 1)对于c2000系列： 硬件等待信号为ready，高电平时不等待。 软件等待由wsgr寄存器决定，可以加入最多7个等待。其中程序存储器和数据存储器及i/o可以分别设置。 2)对于c3
将数据写入ad9833,这3个串口的最高工作频率可以达到40mhz,易于与dsp和各种主流微控制器兼容。ad9833的工作电压范围为2.3v－5.5v。 ad9833还具有休眠功能,可使没被使用的部分休眠,减少该部分的电流损耗,例如,若利用ad9833输出作为时钟源,就可以让dac休眠,以减小功耗,该电路采用10引脚msop型表面贴片封装,体积很小。 ad9833的主要特点如下： 频率和相位可数字编程; 工作电压为3v时,功耗仅为20mw; 输出频率范围为0mhz－12.5mhz; 频率寄存器为28位（在25mhz的参考时钟下,精度为0.1hz）; 可选择正弦波、三角波、方波输出; 无需外界元件; 3线spi接口; 温度范围为－40℃－＋105℃。 2 ad9833的结构及功能 2.1 电路结构 ad9833是一块完全集成的dds（direct digital frequency synthesis）电路,仅需要1个外部参考时钟、1个低精度电阻器和一个解耦电容器就能产生高达12.5mhz的正弦波。除了产生射频信号外,该电路
设计和产生而成。该器件在许多方面有重大改进，它在性能上更适合于嵌入式测控系统的应用。 1 性能特点 80296sa是在80196结构的基础上重新设计的，因此，它的指令系统与早期的mcs96系列单片机二进制代码兼容，并在其基础上有所增加。其管脚与80196np和80196nu的管脚兼容。它的四段指令流水线能在同一时刻分别完成四条指令的取指、译码、读——运行以及运行——写操作。外部时钟能以最大的内部时钟频率的1/2或1/4输入来驱动器件。当运行频率为50mhz时，可以通过管脚选择25mhz或12.5mhz晶体来连接。80296sa的运行速度是标准的80196的5倍，是80196nu的2倍。 80296sa内含一个512字节的内部寄存器存储区，分为高、低两个区域，各占256个字节。低端的0h到17h地址区为特殊功能寄存器（sfr）。低端寄存器区可以使用指令对其直接寻址，高端寄存器区则需要使用间接寻址方式。当然，通过使用窗口寄存器方式寻址，可将高端寄存器区映象到低端寄存器区的一些相应位置，也可以对其直接寻址。通过改变窗口可以使设计者快捷方便地进行编程。 微控制器是将微型计算机的主要部分集成在
0v、8位可编程延迟线ds1124，器件具有3线串行接口，可及联多个器件实现多级可编程延迟。器件具有0.25ns的标称延迟步进，0级的延迟为20ns，而255级的延迟为83.75ns。在工业级温度范围内，ds1124具有±3ns的积分非线性(inl)-或称为与0级和255级两点所连成的直线的最大偏离值。ds1124所具有的高精度使其理想用于延迟大尺寸液晶显示器(lcd)的水平同步脉冲。 ds1124是第一款可编程延迟线，并给出了输出相对于输入，而不是输出基准信号的延迟容限。该器件可延迟最高12.5mhz的信号，并工作在4.75v至5.25v的电压下。ds1124采用10引脚?max?封装，规定工作在-40°c至+85°c工业级温度范围。芯片起价为$1.70 (10,000片起，美国离岸价)。
有以下特点： ⑴全数字化 sa8282与微处理器相连时，可自动适应intel和morotola两种总线接口，而且编程简捷方便。其全数字化的脉冲输出具有很高的精度和稳定性。 ⑵工作方式灵活 sa8282具有六个标准的til电平输出端，可以驱动逆变器的六个功率开关器件。电路的载波频率、调制频率、调制比、最小脉宽、死区时间等工作参数均可直接通过软件设定，而不需要任何外接电路，从而降低了硬件成本。 ⑶工作频率范围宽、精度高 sa8282的三角载波频率可调，当时钟频率为12.5mhz时，载波频率最高可达24khz，输出调制频率最高可达4khz，输出频率的分辨率为12位。 3.2结构原理 sa8282的内部结构和外部引脚如图2所示。主要包括初始化命令和控制命令寄存部分、从rom中读取及产生pwm调制波形部分以及三相输出控制电路等三个功能部分。 ⑴命令寄存器初始化及控制 由总线控制、地址/数据总线、暂存器r0～r2、虚拟寄存器r3～r4及24位初始化寄存器和24位控制寄存器构成。在工作时应首先进行初始化，从微处理器向初始化寄存器和控制寄存器输入控制字，进
虑信号的能量和信噪比，通带增宽可以增强信号能量，但也会增大误差，阻带的截止频率和衰减必须能够有效地抑制高次谐波和其他高频噪声的干扰。本文采用的滤波器的通带截止频率为400khz，阻带截止频率为1.2mhz，阻带衰减大于50db。 在本系统中，cic2、cic5和rcf的抽取率分别为2，4、1。它们的传递函数分别为： 值得注意的是：以上传递函数所对应的采样率是不同的，假设ad6620输入数据的采样率为25mhz，则hcic2对应的采样率为25mhz，hcic5对应的采样率为12.5mhz，hrcf对应的采样率为3.125mhz， 若要得到它们级联后总的频率特性，需要将它们的采样率统一折算到25mhz。折算后的传递函数为： 硬件接口 与cpu接口 cpu采用mcf5206，与cpu接口包括3位地址线cpu_addr[2..0]、8位数据线cpu_db[7..0]、片选线/cpu_cs、读信号cpu-rd和写信号cpu_wr，其中，cpu的地址线需要先在pld中完成译码后产生3位地址线再送给ad6620，pld选用altera公司的acex 1k系列的ep
的廉价晶振同步，输出时钟相移通常低于纳秒。主dpll具有精确的数字保持模式，当系统时钟基准失效或者没有接入时用于维持输出时钟。 ds3104可以同时产生总共七路输出时钟频率，加上2khz和8khz的帧脉冲。各路输出时钟可以被锁频至任意一路dpll，实现最大的灵活性。对于sonet/sdh/synce混合线卡，器件可以同时产生sonet/sdh速率(例如，155.52mhz)、1g以太网gmii时钟速率(125mhz)以及10g以太网xgmii时钟速率(156.25mhz或312.5mhz)。所有速率均可以通过主dpll频率锁定到选定的系统时钟。所有七路输出时钟，其中三路为cmos/ttl，两路为lvds/ttl以及两路双cmos/ttl和lvds/lvpecl。输出时钟具有与输入时钟相同的频率，加上高达12.5mhz的差分时钟速率。此外，可编程同步引擎可以产生2khz的倍频(最高至77.76mhz)，以及8khz的倍频(最高至311.04mhz)，以及很多其他所需的频率。 封装、价格以及供货状况 ds3104已经开始供货。器件带有spi串行总线接口，采用81引脚
i0cfg.4）在高电平有效和低电平有效的时钟之间选择。主器件和从器件必须被配置为使用相同的时钟相位和极性。注意：在改变时钟相位和极性期间应禁止spi0（通过清除spien位，spi0cn.0）。主方式下时钟和数据线的时序关系示于图20.5；从方式下时钟和数据线的时序关系示于图20.6和图20.7。 sfr定义20.3所示的spi0时钟速率寄存器（spi0ckr）控制主方式的串行时钟频率。当工作于从方式时该寄存器被忽略。当spi被配置为主器件时，最大数据传输率（位/秒）是系统时钟频率的二分之一或12.5mhz（取较低的频率）。当spi被配置为从器件时，全双工操作的最大数据传输率（位/秒）是系统时钟频率的十分之一，前提是主器件与从器件系统时钟同步发出sck、nss（在4线从方式）和串行输入数据。如果主器件发出的sck、nss及串行输入数据不同步，则最大数据传输率（位/秒）必须小于系统时钟频率的十分之一。在主器件只发送数据到从器件而不需要接收从器件发出的数据（即半双工操作）这一特殊情况下，spi从器件接收数据时的最大数据传输率（位/秒）是系统时钟频率的四分之一，这是在假设由主器件发出sck、nss和串行
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