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基于CPLD的超声相控阵相控发射与同步系统的实现
0ns以上。细延时量为采样周期的小数倍, 一般应达到10ns以内的延时分辨率。其实现原理是，将事先计算或编辑好的延时数据存入cpld中事先建立好的存储器模块中,在一个同步触发信号的作用下,启动cpld内各通道延时计数器开始计数。每一个通道的计数器每计一次都与该通道的参数输入寄存器的值进行比较，如果比较相同则输出为高电平，不同则输出低电平压。延时计数器100mhz 时钟, 则每个通道就会产生延时分辨率为10 ns，脉宽也为10 ns的激励脉冲[5]。通过各通道10 ns级的激励脉冲去激励各自通道的ad9501（一种数字可编程延时器），其可通过数据总线设置8位数字信号确定具体的延时时间，产生分辨率为1ns的激励脉冲。经后级电路进行幅度放大和功率驱动后去激励压电阵元激发超声波。 3 相控阵超声发射的同步实现前面已阐述了阵列换能器各阵元延迟的实现,即能产生不同的激励脉冲。但这些激励脉冲能否在超声发射过程中按照我们设置的延时量延时,这就牵涉到各通道输出激励脉冲的一致性及通道间同步问题。以下进行具体讨论。 3. 1 粗延时同步为了实现各通道激励脉冲能在超声发射过程中按照我们设置
基于现场可编程门阵列的数控延时器的设计
摘要：给出一种基于现场可编程门阵列(fpga)的数控延时器的设计方法。首先详细介绍使用计数器的串联实现可控延时的方法，接着讨论不同延时范围下该数控延时器的改进方案，最后分析延时误差及延时精确度。延时器的外部接口仿照ad9501设计。 l 引言利用硬件描述语言结合可编程逻辑器件(pld)可以极大地方便数字集成电路的设计，本文介绍一种利用vhdl硬件描述语言结合现场可编程门阵列(fpga)设计的数控延时器，延时器在时钟clk的作用下，从8位数据线输入延时量，到latch高电平时锁存数据，可以实现对触发脉冲trig的任意量的延时。由于延时范围不同，设计所用到的fpga的资源也不同，本文详细介绍最大延时量小于触发脉冲周期的情况。该延时器的软件编程和调试均在muxplusⅱ环境下完成，系统设计选用altera公司的epfl0k30aqc208-3，epci44l型专用电路，与dsp相结合，应用于雷达目标模拟器的控制部分，实现对目标距离的模拟。 2 设计原理笔者设计的数控延时器采用3个串联计数器来实现。由于在触发脉冲trig的上升沿开始延时，使用时钟的上升沿计数，考虑到
基于CPLD的超声相控阵高精度相控发射系
摘要:超声相控阵发射波束形成中的关键环节是对各阵元的发射相位延时进行精确控制，以得到灵活可控、指向性良好、焦点尺寸细小的聚焦声束，从而获得被检物体的清晰成像。本文研制了基于复杂可编逻辑程器件（cpld）和可编程数字延迟线（ad9501）的超声相控阵系统中的高精度相控发射系统。该系统可同时控制16通道，它的延时分辨率可达1ns，最大延时值达到655μs。参考文献:[1]. cpld datasheet http://www.dzsc.com/datasheet/cpld_1136600.html.[2]. ad9501 datasheet http://www.dzsc.com/datasheet/ad9501_1055581.html.来源:零八我的爱
数字和取样示波器的关键器件和电路
块晶体振荡器的f1=8.000,000mhz,另一块晶体振荡器的f2=8.000,156mhz即可求得t=2.4ps,k=52,083取样点.具体电路可用通用逻辑ic构建,f2晶体振荡器经整形电路形成方波,它的上升边沿作为步进延时的参改零点,f1晶体振荡器亦整形为方波,两步频率由运算放大器作差分运算得到差频δf,根据实际需要再作其它逻辑运算,在室温下晶体振荡器的频率稳定度优于1×10-8,两块晶体振荡器获得的总步进延时为125ns,相当于一次扫描长度。需要步进延时的市售芯片时,可考虑adi公司的ad9501数字程控延时发生器,从电路结构来看,它是利用dac产生精确参考电压与斜波电压作比较,由运算放大器输出全程2.5ns至10礢扫描长度,步进延时最小10ps的可调脉冲,最高触发频率50mhz。maxim公司的ds1023程控定时元件,电路结构是可调延时线,可配置成程控延时,脉宽调制和振荡器,步进延时分为0.25,0.5,1.0,2.0,5.0ns共5档。性能最好的mc100195程控延时芯片是安森半导体公司的产品，采用ecl工艺和面阵列封装，电路结构是多级串联门序列，具有高达1ghz的工作频率，最小

基于现场可编程门阵列的数控延时器的设计
数，考虑到vhdl对时钟描述的限制，设计采用计数器1产生同步脉冲sync，宽度为tclk，利用sync的高电平触发cflag，并在延时结束后cflag清零；计数器2计算延时的长度；计数器3计算所要产生的输出脉冲output的脉宽，并在计数结束时对计数器2和计数器3清零。延时器的外部接口电路如图1所示，原理框图如图2所示。整个电路的设计采用同步时钟计数以尽量减少因局部时钟不稳定所产生的毛刺和竞争冒险。该数控延时器低电平时锁存数据，高电平时改变内部寄存器的数值(与ad9501型数控延时器的数据锁存端电平相反)。一般情况下，触发脉冲与时钟的上升沿是一致的，如果输入的触发脉冲与时钟不一致．则整个电路的延时将产生一定的误差。时序仿真如图3所示，延时量由dlylh为高电平时数据总线data8上的数据决定。该数控延时器的vhdl硬件描述语言程序如下：在该程序中，cnt1为延时量，cnt2为输出脉冲的宽度，cflag为开始计数的标志。该段程序在触发脉冲的周期大于256*tclk时，最大延时量为256*tclk，如果触发脉冲周期小于256*tclk，则

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