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高分辨率时间数字转换电路的PLD实现
数据中，测量系统可以分辨出4.14－4.49ns的脉宽差，说明硬件的实际分辨率高于仿真结果，图5是图4中信号周期从160－210ns时的放大图，可以看出计数值无跳码，只有很小的波动，表示设计是完全合理可行的。由于7000s是慢速电路，按照此测量结果，如果采用max7000系列的芯片，完全可以达到或高于仿真结果表明的3.5ns的分辨率。通过仿真和硬件测试表明，该设计系统能够准确计数，各项功能均达到预期的要求，整个设计的正确性和完整性得到验证，经优化后的设计，以max系列epm7064lc44－7为目标芯片的综合报告显示，其1250个门用了54％，转换率最高可达3.5ns，这表明本文的设计思想和实现方法是可行的。 5 结语采用8个与门电路结构rgds实现的16位tdc系统，才保证计数器稳定的前提下，使rgds中单门延时的离散可能性大大减小。本设计max系列芯片max7000上实现了最高分辨率为3.5ns的tdc系统，仿真数据和硬件测试均表明计数结果稳定准确，由于采用vhdl语言实现设计，所以本设计可方便地移植到其他基于pld的设计中。来源:xiangxueqin

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