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16v8来完成，这样电路结构更加简化。由开关k控制，当第9脚为高电平时n=3600；为低电平时n=360，电路如图4所示。为了使fr在1hz～100khz时锁相环工作稳定，线性良好，入锁时间快，电阻电容参数选择见图4所标的值。 3计数器及数显部分 计数器及数显部分由可编程器件和5个7段共阳led数码管实现，电路如图5所示。数码管最高位led5为相位超前滞后显示位，低4位数码管显示相位差的值。计数器、锁存及译码电路由可编程器件完成。我们选用max7000系列的最高工作时钟为76mhz的epm7064lc—77芯片，程序用verilong hdl语言编写。计数锁存部分程序如下： 参考文献： ［1］ 谢自美.电子线路、实验及测试［m］.华中理工大学出版社，2000.［2］ 张厥胜.锁相环频率合成器［m］.电子工业出版社，1997.［3］ 陈赜.在系统可编程技术［m］.科学出版社，2001.
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