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嵌入式 - CPLD（复杂可编程逻辑器件）
MAX® 7000
系统内可编程
7.5ns
4.75 V ~ 5.25 V
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2500
68
0°C ~ 70°C
表面贴装
84-LCC（J 形引线）
84-PLCC（29.31x29.31）
管件
544-2321-5
1b按顺序循环变化，其输出为q［2.0］。该q［2.0］经译码电路comdec译码后产生选通6位数码管之一的common信号。与此同时，q［2.0］还作为数据选择电路digitsel的选择信号，选择对应位的数据。由于六进制计数器循环计数，因此，每个位的显示时间约为0.166ms，刷新频率为166hz。 当各小模块分别编译成功后，则创建一个个元件符号。再用图形编辑器将各元件模块组装起来，这就是本设计中的最顶层的图形设计文件(如图2所示)。然后选择用于编程的目标芯片，这里用的是alter公司的epm7128elc84-7。接着，确定各输入输出的引脚。对于总线形式的引脚名，应当分别写出总线中的每个信号。例如，segment［7.0］就应写成segment7、segment6……segment0，共8个引脚名。设定完后就可以进行编译了。 编译成功后进行仿真。首先建立波形文件。波形文件建好并存盘后，选择菜单“max+plusii”—＞“simulator”，启动仿真操作；结束后观察仿真波形。 本设计中，仿真波形如图3所示。在图中可以看到，当sel为‘1’时，系统处于赋值状态，分别给时、
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