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一致，但实际的锁相电路会引入一定的噪声，而vco输出放大器也会使产生的时钟信号的相位噪声特性变差。所以在进行锁相环电路的设计时，除了选择具有较低相位噪声的vco外，还应选择具有较低噪声系数的放大器或时钟缓冲器，并尽量将时钟产生电路与其它电路分隔开来。 基于低相位噪声vco的可变采样时钟 图2给出了一个实用的基于低相位噪声vco的低抖动可变采样时钟产生电路。 图2中以mc145170作为时钟产生环路的频率合成器，选用mini-circuits公司的低相位噪声压控振荡器pos-200作为 时钟产生环路的vco，由于pos-200的输出信号要经过多次分路，所以在其输出信号作第一次分路后，一路反馈送入mc145170作为输入调谐信号，另一路则经低噪声放大器放大后输出，然后再作一次分路，一路作为adc的采样时钟，另一路则送入dsp作为adc采样后数字信号的同步时钟。由上面的分析可知，只要设计得当，上述的时钟产生电路输出信号的相位噪声特性将主要取决于pos-200，pos-200在偏离中心频率1mhz处的单边相位噪声为-150dbc/hz，在估计锁相环电路输出信号的
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