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SN54HC165 8-BIT PARALLEL-LOAD SHIFT REGISTERS TI SN54HC165PDF下载
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三线制同步串行通信控制器接口设计
hc374锁存在内部总线上等待系统接收。在输出端，通过双d触发器sn54hc74产生中断信号int，通知系统内的微处理器进行数据接收操作。三线制同步串行通信控制器发送接口硬件电路如图3所示。从图3可知，系统时钟start-clk通过分频电路模块产生发送时钟原始信号code-clk，用于电路的时钟状态控制。系统内的微处理器将要发送的8位并行数据通过8位d触发器sn54hc377，将数据锁存在其q端口等待发送，然后在异步四位计数器sn54hc161的计数功能控制下，移位寄存器sn54hc165进行数据的并／串转换操作。在输出端，通过双d触发器sn54hc74产生中断信号，然后开始通过单向总线驱动器sn54hc244进行帧同步信号、时钟信号及数据的发送操作。 2．2 基于cpld／fpga的接口结构设计为解决传统硬件电路元器件多，功耗大，体积大等缺点，利用cpld／fpga技术，同时结合vhdl硬件描述语言设计三线制同步串行通信控制器接口已成为一种必然，结合三线制同步串行通信机理，设计出了基于cpld／fpga的三线制同步串行通信控制器接口内部结构，其功能结构如图4所示。

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