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志。 ②读空状态的判别：当写地址指针等于读地址指针，并且i=j时，产生空标志。 由于空／满标志位产生的结构图对称，故本文只给出满标志位产生的结构图，如图2所示。其中，主数i为写地址指针遍历的圈数，计数j为读地址指针遍历的圈数。 从图2中可看出，地址指针转换为格雷码后，经过检测和计数环节，将读写地址和读写指针遍历的圈数分别送入比较器进行比较，从而准确地产生满标志位。 3 fpga内部软异步fifo设计 本设计中fpga采用的是xilinx spartan3系列中的xc3s400pq208。内部有56 kb的分布式ram和288 kb的ram，以及4个dcm(数字时钟管理器)单元，为系统提供独立的读写时钟频率。可以利用这些资源在fpga内部实现异步fifo模块。本文采用 vhdl语言对双端口ram的读写操作进行编程，实现fpga内部软fifo的设计。部分读写双端口ram和空／满标志位的判断源程序如下： 4 系统仿真 如果系统的读时钟频率大于写时钟频率，就有可能出现读空的情况；如果系统的写时钟频率大于读时钟频率，就可能出现写满的情况。在实际系统中，一般都设置写时钟频
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