使用时序分析器

出处:大卫刘 发布于:2008-09-16 17:19:30

  我们先来看看时序分析器如何打开,单独运行版本,可以从ISE的程序启动目录下打开,如图1所示。

启动单独运行时序分柝器图

  图1 启动单独运行时序分柝器
 
  打开时序分析器后,需要指定NCD设计文件和PCF约束文件。如果要做Post-MAP(映射后)的时序分析,需打开design_map.ncd文件;如果要做Post-Place & Route(布局布线)后的时序分析时,需要打开Design.ncd文件,如图1所示。

  我们也可以直接在ISE工程里打开时序分析器。如果要做Post-MAP(映射后)时序分析,则在【Process】窗口中展开MAP目录,双击【Analyze Post-MAP Static Timing】图标就会打开时序分析器;如果要做Post-Place & Route(布局布线后)时序分析,则展开“Place&Route”目录,然后双击【Analyze Post-Place&Route Static Timing】图标打开时序分析器,如图2所示。如果之前的Process步骤没有运行过,双击时序分析器图标会让ISE先运行前面的Process步骤,/然后才能打开时序分析器。

指定设计文件和约束文件图



  图2 指定设计文件和约束文件         

时序分析图

  图3 做Post-MAP和丨做Post-Place&Route时序分析
 
  Post-MAP时序可以用来在布局布线之前对设计的阵能进行评估,虽然里的布线延时是估计的,但逻辑延时却足有用的信息,一般来说当逻辑延时大于整个路径的目标延时的40%时,布局布线的结果就很有可能不满足时序目标. 通过Post-MAP时序中的关键路径进行分析,有助于在花时间做布局布线之前就发现设计中潜在的时序瓶颈。。对于发现的这些路径,可以通过修改设计减少逻辑级数来改善.如果逻辑延时小于30%,那么Place&Route的努力程度降低,这就意味着布线的时间将会减少。

  Post-Place&Route时序是布局布线之后的时序分析结果,它为用户提供了全面的时序信息.如果所有的约束都满足了要求,就可以继续运行Generate Programming File产生FPGA加载文件;如果有不满足约束的路径, 就要看看这些路径的逻辑延时与布线延时的比例究竟是多少。如果布线延时比例超过60%,可以尝试提高Pace&Route的努力程度,或者尝试使用Reentrant Route模式和Mu lti-pass Place&Route模式重新做布局布线,Reentrant Route模式是指在当前布局布线的结果上继续做进一步的布线努力:Mu lti-pass Place&Route模式是指在MAP基础上多个布局布线的版本,然后保留结果的版本.

  如果这些努力仍然不能解决问题,或者逻辑延时的比例大于40%,就要通过修改设计,减少逻辑级数来解决.
 
  接下来我们介绍工具中的的多个常用快捷图标,图标(Analwe Against Tmjng Constraints)是根据用户设定的约束对设计做时序分析的快捷冬标:单击它会让时序分析器根拥现有约束分析设计。
 
  图标(Analyze Against Auto Generated Design Constraints)足让时序分析器根据ISE 自动生成的约束对设计做分析.在没有用户约束或者约束不完备的清况下,用这个途径可以对设计做一个很好的分析。使用这种方式分析时在UCF和PCF里的所有用户约束都被忽略。时序分析器会出设计中所有时钟的运行频率,差情况下输入管脚的建立和保持(setup&hold)时间,输出管脚的时时钟到输出(clock to output)时间, 以及所有时钟路径的延时。
 
  图标(Analyze Against User Specified Paths by Defining Endpoints)走让时序分析器对用户指定的路径做详细分析,用户指定的路径是通过指定路径端点的方式来定义的,时序分析器会出差情况下所有用户指定路径的延时.使用这种方式分析时在UCF和PCP中的所有用户约束都将被忽略,图4是单击图标后弹出竹时序分析设置窗口,用户可以从左边资源目录中找出要分析路径的端点,然后添加到右边起点和终点窗口里就完成了路径设置,也可以用查找的方式找到又象后添加。

时序分析设置窗口图

  图4:时序分析设置窗口
   


  

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