调制解调器（Modem）是调制器（Modulator）和解调器（Demodulator）合在一起的总称，使数字数据能在模拟信号传输线上传输的转换接口。是一种计算机硬件，它能把计算机的数字信号翻译成可沿普通电话线传送的脉冲信号，而这些脉冲信号又可被线路另一端的另一个调制解调器接收，并译成计算机可懂的语言。这一简单过程完成了两台计算机间的通信。

　　计算机内的信息是由“0”和“1”组成数字信号，而在电话线上传递的却只能是模拟电信号。于是，当两台计算机要通过电话线进行数据传输时，就需要一个设备负责数模的转换。这个数模转换器就是Modem。计算机在发送数据时，先由Modem把数字信号转换为相应的模拟信号，这个过程称为“调制”。经过调制的信号通过电话载波传送到另一台计算机之前，也要经由接收方的Modem负责把模拟信号还原为计算机能识别的数字信号，这个过程称为“解调”。正是通过这样一个“调制”与“解调”的数模转换过程，从而实现了两台计算机之间的远程通讯。

　　新型3G无线技术的应用使得BTS（发器基站）的负载情况大大提高。实际上，在日益提高的数据业务面前，各地无线运营商不得不开始扩容。在2006年3月，独立分公司（Heavy Reading）曾指出“一般根据每个蜂窝站点 2 条 T-1/E1 回程电路制订初的 HSDPA/EV-DO 部署计划；但随着容量扩展，他们开始意识到需要多达 10 条此类电路。”

　　为避免基站不出现瓶颈，移动行业正在迅速向采用多核基带处理器的基站调制解调器过渡，以适应回程容量与用户需求的日益增长。在无线基站领域之外，多核处理器在性能平衡与功率效率方面都成效显着。仅德州仪器 （TI） 一家公司的处理器出货量就超过了 10 亿就说明了这是为什么。

　　多核设计可将任务分配至多个内核，而不是为承担附加工作负荷而单纯提高单个处理器内核的频率。例如，如果系统需要数字信号处理器 （DSP） 提供 3GHz 性能，多核设计可以在单个 DSP 封装中采用三个频率为 1GHz 的内核，将效率二字变现的淋漓尽致。相比而言，如果单纯为了提高单核 DSP 的速度，则所需功率和产生的热量会达到让人无法承受的水平，而多核设计可以在无损性能的情况下避免这些缺陷。

　　此外，芯片制造商还可以通过开发的低功耗技术来进一步提高多核 DPS 的功率效率。TI 的 Smart Reflex 技术就是一个很好的范例，其可以在保持规定器件性能的同时降低静态与动态功耗。Smart Reflex 技术可根据制造工艺考虑到器件专用的硅芯片特征以及热参数等因素。这样不仅可以有效降低 DSP 的功耗，同时还能保持性能目标 —— TI 的 TCI6488 基带处理器（采用 Smart Reflex 技术的DSP 之一）目前达到 1GHz。

　　多核的另一种优势是能够集成片上加速器来提高自身性能，进而消除对附加 FPGA 或微处理器的需求，同时还能降低组件数与材料清单 （BOM） 成本。这种竞争优势也是多核设计能够吸引系统设计人员及其基础局端客户的原因所在。对于大多数无线运营商而言，由于电子邮件、Web 浏览、音乐等数据应用的广泛普及，他们都面临着数据流量快速增长的挑战。此外，遥测、远程信息处理技术以及其它机器对机器 （M2M） 等应用的更广泛应用也是数据流量不断增长的原因。所有这些因素共同造成了每个 BTS 或基站需要承担更多的负载，在城市区域尤其如此。

　  随着运营商部署长期演进 （LTE） 等 4G 技术，其工作负载还会进一步提高 —— 预计要支持超过 300Mbps 的峰值速度和超过 80Mbps 的峰值上传速度。另外，3G 调制解调器标准要求支持每个用户的特定数据速率与服务质量 （QoS） 要求。这种功能性会带来各方面的 I/O、MIPS 与内存需求。因此，在准备对现有片上系统 （SoC）（如 TCI6488 等）进行编程或者开发一种新的片上系统（SoC）以支持当今多用户 BTS 调制解调器时，软件与系统设计人员会面临多种挑战并需要周全考虑设计事项。从说明简单调制解调器数据流程的图 1 可以了解这些 SoC 执行的任务。四种方框分别表示滤波器、解调、正向纠错与拆包任务。此外，图中还显示了一个时延要求较低的控制通道和一个时延要求更宽松的数据通道。

　　　　 
图1：基本 BTS 调制解调器模型。

　  根据IEEE（电气和电子工程师协会）的定义，嵌入式系统是“控制、监视或者辅助装置、机器和设备运行的装置”（devices used to control, monitor, or assist the operation of equipment, machinery or plants）。从中可以看出嵌入式系统是软件和硬件的综合体，还可以涵盖机械等附属装置。目前国内一个普遍被认同的定义是：以应用为中心、以计算机技术为基础、软件硬件可裁剪、适应应用系统对功能、可靠性、成本、体积、功耗严格要求的专用计算机系统。

　  嵌入式系统是以应用为中心，以计算机技术为基础，软硬件可裁剪，适用于应用系统对功能，对可靠性、成本、体积、功耗有严格要求的专用计算机系统。

　  典型嵌入式系统软件的设计包括对软件组件或任务的开发，这些软件组件或任务运行于实时操作系统 (RTOS) 上，而且为实现预期功能相互之间需要实时互动。设计人员一开始就必须决定每项任务是与用户还是与功能相关。如果与用户相关，则可能会执行多个功能，但仅限于该用户。如果与某个功能相关，则会对所有用户执行该功能。这种基本决策具有多方面影响：产生中断的方式、任务切换频率、软件与所有外设的互动方式以及 SoC 的硬件加速等。

    根据用户分配任务

　  图 2 说明，当根据用户分配任务的系统中存在两个用户时将如何安排任务。利用标签结尾的编号区分每个用户，而每个标签标明是长时延（慢）还是短时延（快）通道。

 
图2：根据用户进行的任务分配。

　  SoC 的内核不知道同时存在多少个用户，因此它必须： 在复位时预定义所需的任务数；或者随着用户在系统的出现而动态生成任务并在用户退出系统时删除任务。每种技术各有优劣。例如，对于预定义任务，即使它们未被使用，内核也必须知道所需任务的数量并且维护这些任务的数据结构。如果内核对每个任务的差情况也维持完整的数据结构（包括数据存储需求），则所带来的挑战是必须提供可支持所有用户按数据速率运行时的足够内存。

　  一种解决方案是定义高速率和中等速率等多个任务级别，并且定义每个等级的具体数量。然后内核可根据所需的用户速率选择任务类型。问题是用户速率可能会改变，从而迫使内核将所有状态信息从一种结构转移至另一种结构。因此，虽然可以针对所有任务预定义某些结构，但其他结构必须与任务动态关联。在此情况下，内存管理必须尽可能简单，而且还得避免内存碎片。在用户出现时可以动态生成任务及其方式，然后在用户退出时删除。这种方法很明确，但是缺点是在内存中创建和删除结构时会产生开销并且造成相关内存管理问题。

　  在根据用户分配任务时，任务数随着用户数的增加会成倍增长。在WCDMA 基站中，一颗芯片支持的 32～64 个用户中的每一个都会需要数百个任务，这是巨大的工作负载。随着任务数量的增加，每秒的任务切换次数也会相应增加。因此中断程序和内核会耗费更多时间，而用于有效工作的时间会更少。TI 相信，如果存在数十个用户，那么基于用户的任务组织工作会导致系统无法管理。

    根据功能分配任务

      图 3 所示系统存在 7 项针对2 名用户按颜色划分的任务，其按功能分配。 
 

图3：根据功能进行的任务分配。

　  在这种设计中，内核无需知道系统中存在多少用户。相反，它只需知道必须执行多少个功能。随着用户数量增加，完成一项任务的时间也会随之增加。如果在数据可用时立即调用某项任务，则会为每个用户调用每项任务，而且任务切换次数随用户数量增加而增加，这种情况会造成大量的任务切换次数。更好的方法是为每项任务分配一个链接列表。当任务完成时，将在该用户中执行作为该任务（与下项功能相关联）链接列表项目的系统。这种方法不会随着用户在链接列表中的累加而产生中断。在每项任务被激活时，它会完成其链接列表或者运行至链接列表被抢占为止。其中一种选择是仅允许链接列表用户处理之间的抢占，这样用户功能就永远不会中断。这种选择可以在存储需求状态下实现抢占，因为所有需要的状态已经保存到相关列表中了。

　  其中一个关键的考虑事项是激活任务的频率：简单的周期性中断：通过将任务分组到少量优先级队列可以进一步简化此类中断。在 WCDMA 中，只需两个队列即可获得良好的性能。其中存在单个周期中断，内核在切换到低优先级队列之前先清空高优先级队列。高优先级任务允许抢占时间更长的低优先级任务，而不需要随用户数增加的数据驱动中断。需要计算中断周期，以确保能够在期限之前以足够快的速度完成高优先级任务的差情况负载。

　  多个周期中断：其能够迅速完成高优先级队列，同时在完成较低优先级队列之前保留尽可能多的时间。因此，只要不全部完成高优先级队列，就不会遗留低优先级队列中的任务。队列达到特定大小时的中断：这是希望将中断次数化时执行队列的有效方式，但是它会使任务的延迟取决于到达任务的数量。因此它不太适用于严格的实时系统。

　  队列头 (head of queue) 达到特定时的中断：可以实现一定时间内一定水平的服务保证，同时将中断次数化。为了实现上述目的可以为每个队列 头设置一个定时器，然后在定时器达到指定值时产生中断。如果需要处理队列头，则必须采取某种方法将定时器重新设置到下一个队列项目的等待时间长度。其适用于需要跟踪队列中各项任务所耗时间的复杂系统。为了将任务数量和任务抢占开销保持在可控水平，它们不可根据用户数量而定。相反，任务应当与功能而不是与用户关联。由于目前的 BTS 为了实时满足客户需求而必须承担更多数据流量，因此这种设计越来越重要。

    多核考虑

　  当今的 SoC 一般是多核 CPU ，采用独立的 IP 块，为了实现一个完整的调制解调器功能必须实现互操作和同步化。这种架构需要某种方式将优先级队列系统（图 4）映射至多 CPU 环境。

 
图4：基于功能的任务优先级队列。红色箭头表示处理顺序的依存性。

　  简单的选项是将用户分配到相关 CPU，使每个 CPU 都保持其自己的队列。但是这样会有两个缺点：，所有用户有可能共享某些功能（如过滤与解调）。第二，某些功能可能需要共享协处理器或外设，造成它们不具有完全独立性。这样会造成一系列优先级队列之间的交互复杂化，从而难以保证实时性能。由于必须要支持多个 CPU 的存取，协处理器和外设也将变得更为复杂，因此必须决定 CPU 的哪项任务优先。所有这些都会增加软、硬件驱动程序的复杂性，使终系统的测试更加困难、更加耗时。

　　为避免这些缺点，TI 采取了不同的方案：为单个 CPU 分配功能任务，从而使每个 CPU 都负责一组功能。一般只加速特定类型功能的每一个协处理器都与单个 CPU 关联。这种方法可以显着简化协处理器所执行任务的排序。在许多情况下，外设也会与单个 CPU 通信，从而减少对不缺乏数据的任务进行检验所需的测试。TI 的设计采用全系统同步排列 CPU 的帧、时隙 （slot） 与符号边界。这种通信采用由一项任务产生、发送到另一个任务的数据块来实现，一般由 L2 存储器之间的 DMA 执行。（每个 CPU 都具有其自己的 L2 存储器，因为共享存储器需要在速度等方面做出权衡折中。）

　　由于 TI DSP 可用于众多功能，因此 TCI6488 SoC具有高度的对称性。例如，所有 CPU 都可以访问接收机加速协处理器 （RAC）。这种设计允许在所有 CPU 上运行相同的功能并且允许所有 CPU 访问所有协处理器和外设资源。不过，TI 建议系统设计人员让一个 CPU 与 RAC 交互，以简化器件的操作。通过实现 CPU的资源负载平衡，根据每项任务所采用的代码，一个 CPU 可能会先于其他 CPU 达到容量。解决方案是进行重新分组，但这需要软件架构改头换面 —— 这是在完成 CPU 测试时设计人员更愿意避免的情况。TI 相信，软件无线电方法与工具的进步会让软件分配变得更为轻松。

　　TI 采用代码周期估算、电子表格以及事务处理级模型来开发用于 WCDMA TCI6488 SoC 的建议软件分组。TI 相信，这种分组可以提供近乎完美的解决方案，同时仍然保留以下简单性：用一个 CPU 控制 RAC、一个 CPU 控制 TCP 和 VCP，以及用一个 CPU 执行 Tx 芯片频率加速和与天线阵列接口的输出通信。对于其他标准（如不采用 RAC而是基于 OFDM 的标准），更易于开发对称软件架构。不过，即使在这些情况下仍然更便于分配此问题，这可以让一个 CPU 执行 FFT/IFFT 和部分调制/解调任务，而将相关结果发送至另一个 CPU 以便进行符号率处理。若用于天线数据，这种方法可以简化天线接口 或串行 RapidIO 与负责前端处理的 CPU 之间的通信。另外，其还可以简化后端符号率处理及其与以太网或串行 RapidIO 的通信。

　　事实上，可共同为所有用户执行 OFDMA 调制，此项任务无法被完全分配到不同的 CPU。因此，TI 任务软件架构的简单性以及众多调制解调器算法的特性决定了系统设计人员应当以不对称的方式将任务分配到 CPU。

　　实现多个 SoC 的资源平衡

    SoC称为系统级芯片,也有称片上系统,意指它是一个产品,是一个有专用目标的集成电路,其中包含完整系统并有嵌入软件的全部内容。同时它又是一种技术,用以实现从确定系统功能开始,到软/硬件划分,并完成设计的整个过程。

    它是信息系统的芯片集成,是将系统关键部件集成在一块芯片上;从广义角度讲, SoC是一个微小型系统,如果说中央处理器(CPU)是大脑,那么SoC就是包括大脑、心脏、眼睛和手的系统。国内外学术界一般倾向将SoC定义为将微处理器、模拟IP核、数字IP核和存储器(或片外存储控制接口)集成在单一芯片上,它通常是客户定制的,或是面向特定用途的标准产品。

    本质上，SOC不是一款单纯的产品，而是一个复杂的系统，他既有产品，又有服务，还有运维（运营），SOC是技术、流程和人的有机结合。SOC产品是SOC系统的技术支撑平台，这是SOC产品的价值所在，我们既不能夸大SOC产品的作用，也不能低估他的意义。这就好比一把好的扫帚并不意味着你就天然拥有干净的屋子，还需要有人用它去打扫房间。

    SoC定义的基本内容主要表现在两方面:其一是它的构成,其二是它形成过程。系统级芯片的构成可以是系统级芯片控制逻辑模块、微处理器/微控制器CPU 内核模块、数字信号处理器DSP模块、嵌入的存储器模块、和外部进行通讯的接口模块、含有ADC /DAC 的模拟前端模块、电源提供和功耗管理模块,对于一个无线SoC还有射频前端模块、用户定义逻辑(它可以由FPGA 或ASIC实现)以及微电子机械模块,更重要的是一个SoC 芯片内嵌有基本软件(RDOS或COS以及其他应用软件)模块或可载入的用户软件等。

    当前芯片设计业正面临着一系列的挑战,系统芯片SoC已经成为IC设计业界的焦点, SoC性能越来越强,规模越来越大。SoC芯片的规模一般远大于普通的ASIC,同时由于深亚微米工艺带来的设计困难等,使得SoC设计的复杂度大大提高。在SoC设计中,仿真与验证是SoC设计流程中复杂、耗时的环节,约占整个芯片开发周期的50%～80% ,采用先进的设计与仿真验证方法成为SoC设计成功的关键。SoC技术的发展趋势是基于SoC开发平台,基于平台的设计是一种可以达到系统重用的面向集成的设计方法,分享IP核开发与系统集成成果,不断重整价值链,在关注面积、延迟、功耗的基础上,向成品率、可靠性、EMI 噪声、成本、易用性等转移,使系统级集成能力快速发展。 所谓SoC技术，是一种高度集成化、固件化的系统集成技术。使用SoC技术设计系统的思想，就是要把整个应用电子系统全部集成在一个芯片中。在使用SoC技术设计应用系统，除了那些无法集成的外部电路或机械部分以外，其他所有的系统电路全部集成在一起。 

　　例如，只执行符号率处理的 TCI6488 器件就需要更强大、高功率并且占用大量空间的 Turbo 与 Viterbi解码器。但是此类解码器对于只执行码片级关联的另一个 SoC 毫无用处，因此 需要功率高得多的接收加速器。所以，除非为每个主板功能提供不同的 SoC，否则协处理器就必须考虑到每项功能的差情况。为每一类功能都开发不同的 SoC 是一种成本浪费。

　　将 SoC 专用于某一类特定功能也不利于实现可扩展的系统。显然，如果我们希望提高主板的通道密度并让每个 SoC 执行一整套相同的功能，则只需在主板中增加更多 SoC。TCI6488 旨在以少的附加硬件达到上述目的。天线接口和串行 RapidIO 都可采用菊花链连接方式，而以太网和 RapidIO则可连接到交换机。但是，如果不同 SoC 提供不同的功能，实现系统的可扩展性就需要将用户数量提高一倍。如果所需用户数量提高 15％，则让执行符号率的 SoC 功能提高 15％ 的方式是再增加一个 SoC，而其利用率只有 15％。其他 SoC 的情况同样如此，因此会造成扩展后解决方案效率极低。

    在使用SoC技术设计的应用电子系统中，可以十分方便地实现嵌入式结构。各种嵌入结构的实现十分简单，只要根据系统需要选择相应的内核，再根据设计要求选择之相配合的IP模块，就可以完成整个系统硬件结构。尤其是采用智能化电路综合技术时，可以更充分地实现整个系统的固件特性，使系统更加接近理想设计要求。必须指出，SoC的这种嵌入式结构可以大大地缩短应用系统设计开发周期。由于SoC可以充分利用已有的设计积累,显著地提高了ASIC的设计能力,因此发展非常迅速,引起了工业界和学术界的关注。

　　对于采用多核、协处理器加速 SoC 的系统设计，具有板级可扩展性、实现简单、易于测试的软件的系统架构需要 SoC 中的每个 CPU 都执行一组的任务，但是系统中的每个 SoC 都执行与其它 SoC 相同的一组任务。TI 针对 WCDMA/HSPA 网络中这种情况而推出了 TCI6488，其强调以相同方式有效支持其它调制解调器标准的灵活性。结果是多核处理器总算及时到来，而此时无线运营商及其基础局端供应商在奋力满足 HSPA+、LTE 以及移动 WiMAX 等 3G 与 4G 技术的苛刻的新需求。通过巧妙平衡功耗与性能，多核处理器为系统设计人员满足今后 10 年的移动网络需求带来了亟需的工具。

    随着信息安全问题的日益突出，安全管理理论与技术的不断发展，需要从安全的角度去管理整个网络和系统，而传统的NOC在这方面缺少技术支撑，于是，出现了SOC的概念。不过，至今国外都没有形成统一的SOC的定义。维基百科也只有基本的介绍：SOC（SecurityOperationsCenter）是组织中的一个集中单元，在整个组织和技术的高度处理各类安全问题。SOC具有一个集中化的办公地点，有固定的运维管理人员。国外各个安全厂商和服务提供商对SOC的理解也差异明显。