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PCB设计中处理信号完整性的常见问题及解决方案

文章出处:捷配电子市场网 发布时间: 2016/11/17 | 909 次阅读

    在电子设计领域,高性能设计有其独特挑战。

  高速设计的诞生

  近些年,日益增多的高频信号设计与稳步增加的电子系统性能紧密相连。随着系统性能的提高,PCB设计师的挑战与日俱增:更微小的晶粒,更密集的电路板布局,更低功耗的芯片要求。随着所有技术的迅猛发展,我们已成为高速设计的核心,需要考虑其复杂性和所有因素。

  回顾

  在过去30年,PCB设计发生了很大变化。 1987年,我们认为0.5微米是技术的终结者,但今天,22纳米工艺已变成了常态。如下图所示,1985年的边缘速率推进了设计复杂性的提升(通常为30纳秒),而如今边缘速率已变成1纳秒。

  graph.png

过去30年边缘速率的变化

  技术进步中伴随各种问题

  技术的进步总是伴随着一系列问题。随着系统性能的提升和高速设计的采纳,一些问题必须在设计环境中进行处理。下面,我们来总结一下面临的挑战:

  信号质量

  IC制造商倾向于更低的核心电压和更高的工作频率,这就导致了急剧上升的边缘速率。无端接设计中的边缘速率将会引发反射和信号质量问题。

  串扰

  在高速信号设计中,密集路径往往会导致串扰——在PCB上,走线间的电磁耦合关联现象。

  串扰可以是同一层上走线的边缘耦合,也可以是相邻层上的宽边耦合。耦合是三维的。与并排走线路径相比,平行路径和宽边走线会造成更多串扰。

  

宽边耦合(顶部)相比于边缘耦合(底部)

  辐射

  在传统设计中的快速边缘速率,即使使用与先前相同的频率和走线长度,也会在无端接传输线上产生振铃。这从根本上导致了更高的辐射,远远超过了无终端传输线路的FCC/CISPR B类限制。

  

10纳秒(左)和1纳秒(右)的边缘速率辐射

  设计解决方案

  信号和电源完整性问题会间歇出现,很难进行判别。所以最好的方法,就是在设计过程中找到问题根源,将之清除,而不是在后期阶段试图解决,延误生产。通过叠层规划工具,能更容易地在您的设计中,实现信号完整性问题的解决方案。

  电路板叠层规划

  高速设计的头等大事一定是电路板叠层。基板是装配中最重要的组成部分,其规格必须精心策划,避免不连续的阻抗、信号耦合和过量的电磁辐射。在查看您下次设计的电路板叠层时,请牢记以下提示和建议:

  所有信号层需相邻并紧密耦合至不间断的参考平面,该平面可以创建一个明确的回路,消除宽边串扰。

  

每个信号层的基板都邻接至参考平面

  有良好的平面电容来减少高频中的交流阻抗。紧密耦合的内电层平面来减小顶层的交流阻抗,极大程度减少电磁辐射。

  降低电介质高度会大大减少串扰现象,而不会对电路板的可用空间产生影响。

  基板应能适用一系列不同的技术。例如:50/100欧姆数位,40/80欧姆DDR4,90欧姆USB。

  布线和工作流程

  精心策划叠层后,下一步便需关注电路板布线。基于设计规则和工作区域的精心配置,您能够最高效成功地对电路板进行布线。以下这些提示,能帮助您的布线更加容易,避免不必要的串扰、辐射和信号质量问题:

  简化视图,以便清楚查看分割平面和电流回路。为此,首先确定哪个铜箔平面(地或电源)作为每个信号层的参考平面,然后打开信号层和内电层平面同时查看。这能帮助您更容易地看到分割平面的走线。

  Adjacent Plane Combined.png

多重信号层(左)、顶层和相邻平面视图(右)

  如果数字信号必须穿越电源参考平面,您可以靠近信号放置一或两个去耦电容(100nF)。这样,就在两个电源之间提供了一个电流回路。

  避免平行布线和宽边布线,这会比并排布线导致更多串扰。

  除非使用的是同步总线,否则,平行区间越短越好,以减少串扰。为信号组留出空间,使其地址和数据间隔是走线宽度的三倍。

  在电路板的顶层和底层使用组合微带层时要小心。这可能导致相邻板层间走线的串扰,危及信号完整性。

  按信号组的最长延迟为时钟(或选通)信号走线,这保证了在时钟读取前,数据已经建立。

  在平面之间对嵌入式信号进行走线,有助于辐射最小化,还能提供ESD保护。

  信号清晰度

  在未来,电子设计的复杂性毫无疑问会持续增加,这会给PCB设计师带来一系列亟待解决的挑战。确保电路板叠层、阻抗、电流回路的正确配置,是设计稳定性的基础。

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