晶振旁边两个对地电容叫晶振的，分别接在晶振的两个脚上和对地的电容，一般在几十皮发。它会影响到晶振的谐振频率和输出幅度，一般订购晶振时候供货方会问你负载电容是多少。

　　一般单片机的晶振工作于并联谐振状态，也可以理解为谐振电容的一部分。它是根据晶振厂家提供的晶振要求负载电容选值的，换句话说，晶振的频率就是在它提供的负载电容下测得的，能限度的保证频率值的误差。也能保证温漂等误差。两个电容的取值都是相同的，或者说相差不大，如果相差太大，容易造成谐振的不平衡，容易造成停振或者干脆不起振 。晶振负载电容值指的是晶振的交流电路中参与振荡与晶振串联或者并联的负载电容值。晶振的电路频率主要是有晶振自身决定，既然负载电容参与电路振荡，肯定会对频率多少起到微调作用。负载电容值越小，振荡电路就会反而越高。

　　各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器。晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联。在晶振输出引脚 XO 和晶振输入引脚XI 之间用一个电阻连接, 对于 CMOS 芯片通常是数 M到数十M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了。这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振. 石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率. 晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点. 以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡. 在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围. 外接时大约是数PF 到数十 PF, 依频率和石英晶体的特性而定. 需要注意的是: 这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是 0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量.

　　振荡电路不匹配导致晶振不起振，影响振荡电路的三个指标：频率误差、负性阻抗、激励电平。

　　①频率误差太大，导致实际频率偏移标称频率从而引起晶振不起振。

　　解决办法：选择合适的PPM值的产品。

　　②负性阻抗过大太小都会导致晶振不起振。晶振在工作逐渐出现停振现象，用手碰触或者用电烙铁加热晶振引脚又开始工作。

　　解决办法：负性阻抗过大，可以将晶振外接电容Cd和Cg的值调大来降低负性阻抗;负性阻抗太小，则可以将晶振外接电容Cd和Cg的值调小来增大负性阻抗。一般而言，负性阻抗值应满足不少于晶振标称阻抗3-5倍。

　　③激励电平过大或者过小也将会导致晶振不起振，激励电平过大则可能出现晶振在工作中发烫，逐渐出现停振现象。

　　解决办法：通过调整电路中的Rd的大小来调节振荡电路对晶振输出的激励电平。一般而言，激励电平越小越好，处理功耗低之外，还跟振荡电路的稳定性和晶振的使用寿命有关。

　　晶振PCB布线：在PCB布线时，晶振电路的走线尽可能的短直，并尽可能靠近MCU，尽量降低振荡电路中的杂散电容对晶振的影响；PCB布线的时候，尽量不要在晶振下面走信号线，避免对晶振产生电磁干扰，从而导致振荡电路不稳定。带有晶振的电路板一般不建议用超声波清洗，避免发生共振而损坏晶振导致不良。

　　在PCB上的位置：如果你的PCB板比较大，晶振尽量靠边一些，这是因为晶振设计在中间位置会因PCB板变形产生的机械张力而受影响，可能出现不良；如果你的PCB板比较小，晶振位置尽量往中间靠，不要设计在边沿位置，这是因为PCB板小，一般SMT过回流焊都是多拼板，在分板的时候产生的机械张力会对晶振有影响，可能产生不良。