摘 要：本文介绍了SIP和SOC的定义、优缺点和相互关系。SIP是当前的IC封装，MCP和SCSP是实现SIP有前途的方法。同时还介绍了MCP和SCSP的发展动态。

关键词：系统级封装，系统级芯片，多芯片封装，叠层芯片尺寸封装

中图分类号：TN305.94文献标识码：A文章编号：1681-1070(2005)08-09-04

1 前言

随着用户对电子系统或电子整机的要求日益高涨，电子系统或电子整机正在朝多功能、高性能、小型化、轻型化、便携化、高速度、低功耗和高可靠方向发展。尤其要求消费类电子整机走出家门，如音响系统已变成Walkman、PC已转变为笔记本电脑、固定电话已转变为手机、电视机正在转变为电视手机等。由此可见，多功能和便携式将成为电子系统和电子整机的重头研发课题。为此，要求用于多功能、便携式电子整机的IC必须多功能和微型化，目前IC是通过如下两条途径来满足这个要求的。一是SOC(System-on-a-chip)，即系统级芯片，在一个芯片上集成数字电路、模拟电路、RF、存储器和接口电路等多种电路，以实现图像处理、语音处理、通讯功能和数据处理等多种功能。[1][8]二是SIP(System-in-a-package)，即系统级封装，在一个封装中组合多种IC芯片和多种电子元器件(如分立元器件和埋置元器件)，以实现与SOC同等的多种功能。2003年底推出的ITRS2003把SIP称为第4次封装革命，它是移动、无线应用推动下的革命性突破。[2]其他3次封装革命为DIP、SMT和BGA。业界对SIP赋予的评价，称SIP是SOC的替代技术，SIP具有更高的系统集成度，如台联电、索尼和英飞凌等公司高层领导认为，采用SOC不合算，SIP更为实际可行。SIP和SOC的关系是：SIP涵盖SOC，SOC简化SIP。目前SOC雷声大、雨点小，由于SOC需要全新的系统设计理念、硬软件协同设计、低功耗设计、设计复用(IP)核和设计验证等，所以SOC存在投资大、成本高、上市慢和风险大等问题。

ITRS2003共有16章，其中第14章为组装和封装，它对2004年和以后几年封装业的需求和发展作了深入的分析。[2]首先，组装和封装对IC的影响进一步被业界认同，它是影响IC工作频率、功耗、复杂度、可靠性和成本的重要因素；其次，半导体技术、封装技术和系统技术之间的技术界线越来越模糊，如可编程系统级芯片(SOPC)厂商为了能让客户在其器件交付之前开发和验证他们的器件，通常要求在个样品交付前4～6个月的时间，整个器件的封装就必须确定下来，包括引脚、电气和热性能等，这便于早期对电路板进行时限设计和验证、信号完整性分析和功率换算等；第三，封装设计师必须与芯片和系统设计师密切合作，协同设计，将集成电路要求和产品要求转换成封装指标。在协同设计期间，设计师可对产品进行高层次权衡，并确定产品体系结构、焊点／焊接块位置和焊球图。杰尔系统公司已采用一整套办法来实施集成电路和封装协同设计。

2 SIP的优点及其实现途径

通常高密度内存和模拟器件往往难以完全集成在SOC中，而SIP却能将它们整合在一起，所以SIP是SOC的一种很好补充，它与SOC相比具有如下优点：(1)可采用市售的商用电子元器件，降低产品制造成本；(2)上市周期短，风险小；(3)可采用混合组装技术安装各类IC和各类无源元件，这些元器件间可采用WB(引线键合)、FCB(倒装焊)和TAB(载带自动焊)互连；(4)可采用混合设计技术，为客户带来灵活性；(5)封装内的元器件向垂直方向发展，可互相堆叠，极大地提高了封装密度，节省封装基板面积；(6)"埋置型无源元件"可集成到各类基板中，可避免大量分立元件；[3](7)能克服SOC所遇到的各种困难。正因为SIP具有上述优点，其越来越受到业界的青睐，尤其在亚洲地区，如日本。目前EDA(电子设计自动化)系统日益成熟和普及，它能高效地进行芯片、封装和电路板的协同设计，从而加速SIP的实施和发展。

目前已量产的SIP组装着如下几种IC芯片和其他元器件，如SRAM+闪存、DRAM+ASFC+闪存、SRAM+闪存／闪存+闪存、DSP+SRAM+闪存、ASIC+SRAM+闪存、ASIC+DSP、ASIC+ASIC+存储器(2)、数字IC+R+L+C等等，如日立321线堆叠MCP含门阵列+门阵列+FSRAM，185线堆叠MCP含闪存+MSRAM+DSP。实现SIP的方法有多种，发展前途的有两种：一是MCP(Multi-chip package)，即多芯片封装；二是SCSP(Stacked chip size package)，即叠层芯片尺寸封装。

上世纪90年代后期美国佐治亚理工学院PRC封装研究室主任Rao R．Tummala教授提出了一种典型的SIP结构--单级集成模块(SLIM：Singal Level Integrated Module)。[3]它将各类IC芯片和器件、光电器件、无源元件、布线和介质层都组装在一个封装系统内，即将原来的三个封装层次(芯片封装--二级插板／插卡封装--三级基板封装)浓缩在一个封装层次内，极大地提高了封装密度和封装效率(所有Si芯片面积／基板面积)，SLIM的封装效率可达80％以上，而DIP仅达2％，QFP达7％，BGA达20％，CSP／MCM达45％。这是因为在SLIM中，各类分立元器件都埋置于基板或介质中，无需占用基板表面积；采用无源元件集成以及薄膜微细布线层结构，便于各类IC芯片能在基板顶层采用FCB方法紧靠在一起。将基板纳入封装解决方案中，使原本复杂的工作简化了，如让某客户的基板从18层减少至12层，因而基板可节约200美元的制造成本。PRC封装研究室的成员来自欧美各同49个公司，每年投资九千万美元。2008年目标为SLIM封装效率、性能和可靠性提高10倍，尺寸和成本均有下降。2010年目标是布线密度达6000cm／cm2，热密度达100W／cm2，元器件密度达5000／cm2，I／O密度达3000／cm2。

2004年5月总部设在新加坡的封装测试供应商STATS推出CSMP(Chip Size Module Package)技术，它的特点是直接将无源元件集成到Si材料的基板，实现SIP模块化。无源元件包括电阻、电容、电感、滤波器、平衡-非平衡变压器、开关和连接器等。它可获得模拟和数字功能的化，使无源和有源元件分别采用不同的制程，在同一基板上实现SIP。[9]2004年比利时FMEC微电子研究中心在SIP方面作出多种创新，如三维堆叠式系统立方体(SIC)封装，采用标准尺寸1cm3的功能模块堆叠构成无线通信系统，包括无线、开关、无线收发、数字处理、电源管理和低噪声功率放大器等。SIC封装已用于可穿戴式医疗仪器，如无线脑电图监视器，病人可不住院获得动态脑电图信息。[9]

3 MCP(Multi-chip Package)

MCP可看成从传统厚膜混合电路的多芯片组件（MCM：Mutil-ship Module）的延伸，混合电路/MCM技术已有20多年的历史，他们都能处理多芯片，通过缩短芯片间的互连来提高其性能，降低电感和电容，较少串扰，降低功耗。但是，随着手机等便携式电子产品的迅速发展，对内存、DRAM的容量要求越来越高，这样混合电路/MCM的弱点日渐暴露，如封装成本较高，难以用于高性能、降低成本的便携式消费类电子产片，所以MCP应运而生。[4]目前手机、PDA、数字电视、机顶盒、网络通信产品和数码相机等已开始采用各种MCP产品，它可将DRAM、闪存和SRAM等不同规格和不同尺寸的芯片封装在单一模块中，并采用混合技术，将2~8个芯片堆叠在低成本的基板上，显示出生产前置时间短、制造成本低、低功耗、高数据传输速率和占用空间小等优势。据isuppli预测，2001~2008年MCP内存销量年复合增长率为23.6%，销售额年复合增长率为25%，见表1。2004年MCP内存销量达3.28亿块，比上年增长56%，销售额达42.18%亿美元，比上年增长76.5%；2005年销量达4.13亿块，比2004年增长15.5%。[5]目前MCP内存在手机中应用多，一般中低端手机采用SRAM和闪存组装在一起的MCP内存，给出采用MCP内存的情况，它与分离架构的比例逐渐增大。[6]随着芯片减薄技术的改进，使MCP中的芯片越叠越多，富士通利用超薄晶圆工艺和先进的多芯片封装技术，推出高密度的8个芯片堆叠的MCP RAM 存储器，见，[4]其容量达1GB，芯片厚度25μm,MCP尺寸8×12×2mm。近，三星也推出MCP高容量内存，共堆叠8层，其中二层1GB NAND闪存、二层256MB NOR闪存、二层256MB移动DRAM、一层128MB Ut RAM和一层64MB Ut RAM，尺寸为11×14×1.4mm。

MCP能将不同芯片组装在一个封装内，从而提供了比MCM更加标准的封装解决方案，摆脱了定制化的方法。所以MCP可能成为手机、PDA、数码相机及未来便携式消费类电子产品集成因特网、视频、802.11或蓝牙、GPS等功能的解决方案之一。

4 SCSP(Stacked chip size package)

SCSP是CSP和叠层封装相结合的产物，特别适用于2.5G／3G手机和PDA等堆叠内存和逻辑电路。SCSP与MCP相比，主要区别是SCSP对芯片尺寸有规定和定义，但各国、各公司对其又有各自的标准，所以MCP涵盖SCSP，而SCSP是MCP的延伸，UT-SCSP(超薄SCSP)又是SCSP的发展。UT-SCSP是提供尺寸、密度和成本的封装之一。[7]2002年日本富士通推出芯片尺寸模块，即CS Module，使封装面积缩小30％，厚度减少65％，它是含2个逻辑器件和存储器的模块，其芯片上布线间距为40μm，芯片厚度为50μm，模块厚度0.65mm。目前该公司采用减薄技术，可使芯片厚度达25μm，堆叠的芯片多达8层。英特尔采用UT-SCSP技术推出Strata闪存，它使单个存储单元中可存储的数据量成倍增加。英特尔采用90mm工艺的闪存可实现6个芯片的堆叠，容量达3GB，封装厚度小于1.0mm。这里所指的减薄技术就是CMP(化学机械抛光)工艺和等离子体蚀腐技术，它们可将厚度为100μm的芯片减薄到10～15μm，而不影响成品率。但是芯片厚度不能无限制地减薄，因为芯片上电路层的有效厚度一般为5～10μm，为了确保电路性能，需要有一定厚度的支撑，目前芯片厚度的减薄极限为20μm左右。松下微电子公司John Macrina先生在美国西部SEMCOM 2004会议上指出，芯片的减薄已成为封装制程的一项新工序，必须消除晶圆底部磨抛带来的应力，以避免芯片的断裂和提高成品率。目前低密度器件封装要求芯片厚度小于50μm，今后采用低k介电材料的高密度器件封装，要求芯片厚度更薄。同时，芯片线焊设备需要适应更薄的芯片、低k介电材料和铜互连的制程，芯片搬运、定位、贴片等过程的机械力都要降到和应力。芯片在焊线机定位后，焊线头应具有均匀分布的键合力，保证芯片堆叠能获得良好的封装成品率。[9]

英特尔还采用柔性基板的折叠式SCSP技术(FSCSP：Folding SCSP)，它是在处理器封装上再堆叠集成闪存和RAM的内存，如便携终端处理器PXA27X，它是把微处理器与Strate闪存、LPSDRAM堆叠在一起。采用FSCSP技术的好处是：每个封装可在堆叠前分别测试；可在CPU上自由选择堆叠多个内存；可高密度布线；同时实现高性能芯片和封装微型化。在封装的堆叠和柔性电路板布线中，全部焊料采用无铅金属，而且焊接可靠性极好。英特尔又采用SCSP技术封装存储器和电脑处理器，并与SIP封装的公司Tessera合作开发更先进的SIP技术。2004年日本瑞萨推出5层堆叠SIP，将Super H微处理器与同步DRAM、闪存或类似元器件组装在一个封装内，从确定指标到样品发货只需5～6周时间。2004年NEC也推出FSCSP封装的闪存，堆叠5个芯片，为了降低成本，缩短工艺制作时间，将原来连接工艺改为超声波Au-Au连接工艺，其柔性基板为热可塑性树脂柔性基板(FPC)。目前富士通和英特尔是UT-SCSP的者，见表2。2004年TI的OMAP733也是在多媒体应用处理器OMAP730上堆叠128MB或256MB移动DDR SDRAM。2005年ST微电子将在Nomadik多媒体应用处理器(MP)上堆叠NAND闪存和LP-SDRAM。

总之，随着手机的多功能化和低成本化，UT-SCSP封装将成为高端手机高密度内存的。