从几何描述提取电路信息的方式称作电路提取或Circuit Extraction，电路提取软件将集成电路的几何定义文件扩展为一层一层的几何图形和其布局的描述，经过对此描述的扫描可找出所有晶体管和电路的连接。电路提取程序的结果是一个网表。网表是一组语句，用这些语句来定义电路的元件（如晶体管或门）和它们的连接。单独的晶体管则只列出与其相连的节点。更重要的是，通过这样提取的电路还可与设计者原始设计的电路进行比较，以发现不同之点，一旦有差异存在，就必定存在着错误。这种比较叫LVS设计验证。

电路提取除了可提供电路连接的详细情况外，还可用来计算版图面积和每个电路层上电路各个节点的参数。这些版图面积和参数可用来对有效器件的寄生电容和电阻进行准确的计算。在此之前，设计者对大多数电路寄生参数只可作一些估测，而有了这样的电容和电阻的提取，就可对电路作的模拟以保证其性。因此，电路提取对于现代集成电路的设计是一项必不可少的设计验证工具。做LVS的步骤如下：

(1) 写gds（参照ERC）；

(2) 写CDL，在ICfb窗口点击File->Export->CDL,则弹出CDL Out Run Form窗口；（各项设置参照插图）

(3) 打开runsets目录下的ERC文件，在INDISK项中输入CDL文件所在目录，在PRIMARY项中输入需要检查的文件名，然后存盘退出(:wq) ；

(4) 进入LVS目录，键入以下命令（注意大小写）

LOGLVS

htv

case

cir ../cdl/block.cdl

con block

sum

exit

PDRACULA

/g ../runsets/c32044.lvs

/f

jxrun.com

与ERC相同，完成后结果将会将会输出到LVS文件中指定的PRINTFILE中，检查方法如下：

在Virtuoso Edit窗口菜单中点击Tools->Inquery启动图形界面。继续点击此窗口中的LVS->Setup，即弹出LVS Setup窗口。（各项设置参照插图）

键入Path后点击 OK ，即弹出

DLW

View LVS

Reference Windows

三个查错窗口

打开出错输出文件，下面就会出现这样一个网表：

上图为LVS出错输出文件一部分，冒号左边为逻辑图上对应的节点，冒号右边为版图上对应的节点。

以DISCREPANCY 145为例，意思是说这二个管子不匹配，像这种错误一般比较严重，很可能是漏标线或者标错线，更有可能是某两根线短接引起的，建议先做ERC，这种错误如果查完了很可能会减少很多错误，先查这种错误可以事半功倍。

以DISCREPANCY 143为例，意思是说逻辑图上这个N管源、栅、漏分别对应的是k40，k66，net1126，而版图上则是 ?a1，k66，?55，这种错误，一般先查 ?55，查错方法为在View LVS窗口Name一栏中键入错误代号，即 ?55，点击 Fit ，错误的地方即会显示在版图上，也可在Number一栏中输入DISCREPACY的号码，即143 Fit ，在此项的错误会全部显示在版图上。

有时错误指出的范围比较大，这种情况很可能是以下错误：

（1） 没有标注线名

（2） 连线悬空

（3） 连线短接

如果出现这些错误，与此相连的所有器件都将报错，所以连线很重要，连线时一定要仔细。

Cursou Pick 键在版图查错时也很有用，点击此键，再点击版图上的任意节点，此节点的名称就会显示在，如某一器件的所有节点都知道了，你就能知道这个器件是否接对了。如果不能确定是版图错还是逻辑图错，那也没关系，只要在上一步骤完成后点击Select net/device name:窗口中的节点名或错误代号 OK ，再点击Name下方的Add键，错误就会在逻辑图上同时亮出。这样，查错就方便了许多。

如果LVS文件显示所有器件全部对上了，则验证工作到此结束。

本文主要介绍了版图设计和验证方面的内容，包括IC版图输入，设计规则检查，电器规则检查，版图和电路交互验证。