Cadence设计系统有限公司今天宣布，凭借其的数据压缩以及成品率诊断性能，该公司正不断扩展在测试和成品率诊断领域的技术先导地位。新版Cadence® Encounter® Test通过为非专有的片上异或（XOR）测试数据压缩结构提供更广泛的支持,解决在制造高品质硅芯片过程中的费用上涨问题。此新型数据压缩性能增强了自动化测试矢量生成(ATPG)和诊断产品之间的多厂商互操作性，并支持使用一站式诊断流程。

“较高的测试覆盖率以及对众多测试数据压缩体系的有力支持相对于测试成本以及生产成本而言是我们实现高品质目标的关键因素。” Freescale半导体公司DFM/DFT 方法部的经理Raj Raina说， “而令人高兴的是我们在Encounter Test中加入了的XOR压缩体系。该体系对原有设计的影响极小，超越了我们的压缩要求，达到了测试覆盖率的要求，并且支持一站式的诊断方法。”

这种新型测试功能在输入端采用了基于XOR发散网络扇出的解压缩技术，而在输出端则使用带有可选的不定态屏蔽功能的XOR树状压缩技术。对于被Cadence Encounter Test用户广泛使用的高效OPMISR+（产品内的多输入签字寄存器）体系来说，这种技术无疑能够使之更为强大。任何一种压缩体系都可以很方便地嵌入到Encounter Test Architect.中去，该产品曾获得2005年Test & Measurement World 杂志评选出来的测试奖。

此外，在导致成品率损耗的设计中，Encounter Test DiagnostICs性能实现了由逻辑域到物理结构定位的扩展。而这些结构则通过一个新型、直观、易于使用以及全功能的物理浏览器显示出来。此浏览器能够在诊断标注和网点之间迅速建立关联，包括它的金属层次，以及周围的过孔和接触孔，从而加速了物理故障分析（PFA）。

“此新版本继承了Encounter Test创新以及集成化的优良传统，为我们的客户提供了更高价值。”Cadence研发部门的副总裁Sanjiv Taneja说，“引入了有关数据压缩和成品率诊断的创新技术，这种新版产品在加速成品率提升和降低测试成本方面将令客户受益匪浅。

Cadence® Encounter® Test是Cadence Encounter数字IC设计平台的一项关键技术，帮助行业实现了从逻辑设计到硅芯片的的测试解决方案。这项新技术现已全面上市。