现今的复杂现场可编程门阵列（FPGA）正渐渐成为整个可编程系统的主角，这包括嵌入存储器和处理器、专用I/O和多个不同的电源和地平面。为这些器件开发封装也面临着许多问题，这对SOC产品是很常见的，对可编程单芯片系统（SOPC）是独有的。 例如，可编程逻辑器件（PLD）厂商能够让客户在其器件交付之前开发和验证他们的器件，这段时间通常是在个样片交付前4到6个月。那么在这之前，整个产品的封装必须确定下来。这些封装情况包括管脚、电气和 热特性，这样便于早期对板子进行设计、时限设计和验证、信号完整性分析和功率核算。
　　可编程逻辑厂商也为客户提供了相同封装和管脚的不同器件系列产品之间移植的能力，这样能够免除昂贵的重新制版费用。这种特性叫做垂直移植，通过封装/籽芯布局优化已经被广泛采用。这种能力需要预先开发支持所需布线容量的相关基层技术。Altera是HDI（大容量互连）技术的早期用户，现在仍继续和这些供应商广泛地合作，不断地增强其功能，改善其性能。
　　近可编程逻辑封装的一个问题是集成高速收发器。这些收发器正常工作对这些器件的封装有一些其它的要求，包括让抖动的相等线对长度和优化传输线阻抗 等。细微不均匀性的不利影响在超过3.125Gbps的速率下会变得很明显。另外，信号的完整性在优化的走线布局和整体电感的减小的情况下尤为突出，特别在来自多个电源和地平面的信号，更为明显。所有这些因素是相互依赖的，其中之一微小的变化都会对其它造成不可预测的变化。
　　这些要求需要硅片封装协同规划和设计。在产品规划阶段要充分考虑硅封装划分和功率优化的问题。这种分析要在实际封装产品交付之前数个月用全面的仿真来确定其封装特性。整个的封装设计现在是一个集成的交互的过程，它涉及到管脚布局、芯片布局和成本性能目标之间的优化。这在封装设计方法上是巨大的变革，在过去的四五年间封装设计方法正悄悄地发展。
　　Altera拥有代收发器（2001年推出的Mercury FPGA系列）的经验，能够为基于收发器FPGA的复杂仿真建立一套流程，为近Stratix GX系列打下了坚实的基础。那时，Altera的封装工程师发现他们不得不开发一种通用的固件和流程来满足这些日益复杂封装的机械和电气需求。Altera的封装工程师和硅设计工程团队密切合作，使用不同厂商的工具开发了封装电路的电气特性模型。这个模型在IC设计测试平台中，能够表明板子上封装籽芯的全部状态。这些模型包括球栅到传输线，传输线和传输线到电极的H-spice模型，以及球栅到电极性能的S参数模型。
　　这个过程让Altera能够在实际硅片完成之前的几个月准确地预测Stratix GX器件的信号完整性。图1是Stratix GX器件以3.125Gbps速率驱动40英寸FR4板子的两个眼图，个是仿真眼图（在硅片完成之前几个月），第二个是实际的器件特性。

图1说明：左边的眼图是在Stratix GX器件的实际硅片交付之前仿真的信号完整性情况，而右边的眼图是实际测量的情况。通过准确的对这个工作情况进行建模，Altera就能够在Quartus II开发工具中早早增加了对Stratix GX器件的支持，让客户在实际器件推出之前数个月开始设计。
　　日益强调信号完整性是和客户对管理功耗和板子面贴的考虑如适应不同封装线头的不同回流情况联系在一起。无导线封装为这些问题增加了更多的麻烦。Altera为了解决这些问题，开发了无限单元方法的建模技术，用于预测板级工作情况。一般客户的需求是在0-100°C具有2000-5000次的板级可靠性，不同某些市场如通信、工业、消费和汽车业对温度和次数的要求会更高。
　　可编程逻辑器件将会在相当更大的籽芯尺寸上有更多的管脚。在开始优化硅片和封装设计是就考虑了部件和板级可靠性。可编程逻辑厂商象Altera需要他们的装配伙伴密切合作，优化工艺来满足客户对可靠性和可制造性的需求。这包括参与基材/leadframe、底层填料和籽芯attach以及封装材料的选择。在推出产品之前，建模和经验技术用测试设备来验证他们。
　　半导体工艺的近发展――如过渡到300mm晶圆片或推出了低K绝缘材料――都会影响封装技术。例如，低K绝缘材料比传统FSG绝缘材料更靠不住，封装工程师必须面对这种不同，确定一种维持高可靠性的方法。这些方法可能包括开发在IC部件期间影响低K绝缘材料使用的设计规则，或者鉴别满足客户需求的合适的材料 。在90nm点上可能增加的功耗也会影响下一代器件的封装选择。
　　随着器件继续朝着更高的集成度发展，封装也逐渐成为产品特性的一个方面。需要发展相关的方法和工艺来满足这种需求。协同设计和共同优化不同子系统的系统级设计概念正在赢得半导体厂商如Altera的重视，他们正面对着继续发展，利用多种技术发展封装技术的这些问题。EDA，铸造厂和硅片工程师和封装业的大力参与才能满足这些需求。