逻辑设计团队需要满足不断发展的设计目标，在日益缩小的工艺尺寸上设计出更的产品，但又要同时确保芯片设计的可复用功能、功率效率、良好功能性、易测性以及物理可行性。随着设计复杂性的提高，这些目标的互相依赖性也提高了，因此当前人工式的、连续的以及高度重复的处理方式就在可预测性方面大受限制，其结果是出现不断增多的“危机”，即为了改进某个目标而做出的变动往往会降低其它项目的收敛速度。

　　因此，行业厂商认为，逻辑设计团队需要采用可靠的前端验证，并和设计实现与系统仿真技术完美结合，这种前端和系统方法的结合能够降低总体产品风险，并从系统架构计划到逻辑设计和验证，乃至系统级收敛环节大大提升执行效率。

　　EDA厂商Cadence公司近日发布了Cadence LogIC Design Team Solution，它允许采用并发式RTL设计，从而全面实现设计进度的可预测性。这种独特的解决方案为逻辑设计团队配备了他们所需要的元素：从验证到功耗优化，再到可测试性和物理实现，加上从计划到收敛的通盘管理以及采用综合的全局性方法进行逻辑认可。
　　Cadence Logic Design Team Solu tion集成了 Incisive功能验证和Encounter数字IC设计平台的技术。它将设计、初期验证和前端实现任务结合到一套以目标为导向的子流程中，并使这些设计过程达到并发管理自动化。该解决方案采用了并发的“Design with”方法，在初期就考虑到互相依赖和重复的流程因素，而不是采用一系列的高度重复的设计方式。

　　该架构包括几个主要元素：Design with Verification，早期设计验证，包括基于断言的形式分析、模拟和加速，以及验证管理 ；Design with Power，在整个前端流程中整合低功耗设计和验证管理；Design with Physical，使用逻辑设计环境内部实现的物理引擎进行的时序预估，从而减少逻辑物理迭代；Design with Test，将测试与逻辑设计环境结合，以的重复性开发及调试高质量测试基础架构；Design Logical Sign off，全面实施可交付的检查和分析，以高度的可预测性和可靠性验证前端闭合；Design Management，通过独有的验证计划自动化和指标为导向的管理解决方案，保证所有功能、性能和进度目标的同时，检查不断变化的设计进度，从而为从计划到闭合的整个过程带来前所未有的可预测性。

　　Cadence副总裁兼技术官Ted Vucurevich说：“ Cadence Logic Design Team Solution带来了一套实际的和全面的方法，利用一个自动的并发设计过程实现了可预测性，取代了过去单一串行的、不连续的和人工的解决方法。”