Cadence Low-Power Solution是业界个将逻辑设计、验证和实现技术与Si2认可的Common Power Format(CPF)相结合的完整流程。将这种全面的方法应用于低功耗设计，团队可以提高效率、降低风险，并实现时序、功率和面积要求之间的更好的权衡。

　　低功耗SoC的设计、验证和实现的集成解决方案

　　功耗是半导体产业浮现的首要问题 便携和无线通讯消费电子设备的功耗考虑已经成为很多产品规范的主要考虑因素。即便是有线设备以及在过去电池电力不成问题的其它产业领域，封装、稳定性和冷却成本也使得功耗成为更小尺寸工艺中的突出问题。特别是当设计转向90纳米以下工艺节点之后，功耗管理成为整个设计和制造链中的一个重要考虑。

　　采用功率管理技术进行设计 为达到所需的功耗目标，设计团队越来越多地采用功率管理技术，例如多供应电压（MSV）和电源关断（PSO）。不过这些技术提高了设计复杂度并带来了风险。传统设计流程无法解决因采用低功耗技术而导致的新问题。结果设计团队通常求助于专门的或者高度缺乏灵活性的方法。其结果是效率更加 低下、上市时间更长、芯片故障风险提高，以及性能、时序和功耗之间的低效权衡。

　　业界套完整的低功耗解决方案 为帮助设计团队采用功耗降低技术，Cadence开发了低功耗芯片设计、验证和实现的套完整的解决方案。Cadence Low-Power Solution结合了一批来自多种Cadence平台的技术，这些先进的产品都应用了Common Power Format (CPF)——这是Si2认可的规格，用于在设计过程初期确定节能技术，这使他们可以分享和复用智能的低功耗设计。

　　Cadence Low-Power Solution的优点包括：

　　· 降低风险 ： 将手动调整的需要降到，使用强劲的验证方法，设计团队可以消除源自功能和结构缺陷的芯片故障风险。

　　· 更高的效率和更快的上市时间 ： 高度集成和自动化帮助设计团队维持高生产力水平。此外，通过在流程中减少迭代次数，并控制芯片的重新投片，设计团队可以有效解决上市时间问题。

　　· 改进的芯片质量(QoS) ： 通过流程初期易于使用的“假设”探索，设计师可以确定理想的功率结构，以实现目标规格。随后，实现流程中的优化引擎能够对时序、功率和面积目标进行适当的权衡。

　　技术

　　Cadence Low-Power Solution将逻辑设计、验证和实现技术与Common Power Format (CPF) 相结合。这些兼容CPF的技术能够在和充满挑战性的SoC中实现低功耗设计。

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