DDR SDRAM的信号例如图1所示，在这里，作为4M×16位×4块结构的256M位的DDR SDRAM，我们以ELPIDA公司（NEO与日立的合资公司）的HM5425161B为例进行说明。在同步DRAM的基础上添加的信号标注了※符号，与DRAM控制器的连接如图2所示。首先我们针对这些信号进行说明。

　　图1 DDR－SDRAM的信号

　　图2 DDR－SDRAM的连接

　　1.  CLK（反相时钟）
 
　　同步DRAM只有一个时钟输入，与上升沿同步进行操作，而DDR－SDRAM同时也利用反相时钟。在DMU／DML（数据屏蔽）、DQSU／DQSL（数据选通）和DQn（数据）的采样时利用CLK、CLK两种时钟。
 
　　因为在上述以外信号输入的采样时只利用CLK，所以认为该信号只应用于数据传输中即可。
 
　　2.  DQSU／DQSL
 
　　在DDR-SDRAM的情况下，因为数据传输是非常快的，因此在DRAM控制器与DRAM元件之间存在信号偏移的问题。为此，在数据传输时，我们利用DQSU／DQSL判断数据是否确定。该信号可双向使用。
 
　　读操作时，如果接收到来自DRAM控制器的READ指令，则DDR-SDRAM将DQS信号设为低电平，然后结合数据切换DQS。虽然DDR-SDRAM与同步DRAM在指令的传输上是相同，都在CLK的上升沿进行，但DDR－SDRAM的CAS延迟时间值采用整数或者整数＋0．5的值，所以当CAS延迟时间是整数时，DQS与CLK同相；当CAS延迟时间是整数＋0．5时，DQS与CLK同相。在主机方面，不是单纯地与时钟同步接受数据，而是根据是否切换了DQS信号来提取数据。
 
　　写操作时，DRAM控制器在数据传输开始之前将DQS设置为低电平，数据确定后再进行切换DQS的操作。DDR－SDRAM是要结合DQS信号提取数据的。

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