凌力尔特公司(Linear Technology Corporation)推出 16 位、105Msps ADC，为高速 ADC 和 FPGA 之间的数字通信竖立了一个简单的新基准。LTC2274 的新型高速二线式品行接口极大地减少了一个 16 位 ADC 和 FPGA 之间所需的数据输入/输出 (I/O) 线的数目 (从 16 个 CMOS 或 32 个 LVDS 并行数据线减少至一对传输速率为 2.1Gbps 的自定时差分线) ，从而腾出了宝贵的 FPGA 引脚。

　　串行数据通信允许简化布局，需要较少的电路板面积用于布线，同时允许灵活地横跨模拟和数字边界进行布线。在噪声敏感应用中，串行接口在数字和模拟电路之间提供有效的隔离势垒，用于消除数字输出之间的耦合，以减少数字反馈。

　　采用 8b10b 编码、依据用于数据转换器的 JEDEC 串行接口规范 (JESD204) 对 LTC2274 的输出数据进行串行处理，并与很多 FPGA 高速接口兼容，如 Xilinx 公司的 Rocket IO、Altera 公司的 Stratix II GX I/O 和 Lattice 公司的 ECP2M I/O。LTC2274 以 2.1Gbps 速率通信，在目前市场上的所有 ADC 中，这是速率快的高速串行接口。通信设备、多通道系统、空间受限设计和仪表等应用都会得益于 LTC2274 独特的接口和丰富的功能。

　　LTC2274 具有几种独特的功能，可改善系统总体设计。就高灵敏度接收器应用而言，LTC2274 提供了一个内部透明的高频抖动电路，在低电平输入信号时，可将 ADC 的 SFDR 响应改善为远好于 100dBc。为了避免来自串行数字输出的干扰，该器件提供一个可选的数据扰码器，以使串行链路频谱随机化。还提供串行测试码型以方便串行接口测试。LTC2274 可以 105Msps 的采样率工作，内部 PLL 可以配置为锁定在 3 个不同的采样率范围之一。采用片上时钟占空比稳定器电路，是为了方便以非 50% 时钟占空比周期工作。为模拟和数字部分提供单独的停机引脚以节省功率。

　　LTC2274 保持了凌力尔特公司的高性能优势，在基带具有卓越的 77.5dB 信噪比(SNR) 性能和 100dB 无寄生动态范围 (SFDR)。80fsRMS 的超低抖动以极高的噪声性能实现了高达 500MHz 的输入频率欠采样。LTC2274 采用 3.3V 模拟电源，消耗 1.3W 功率。

　　LTC2274 由于采用串行输出，因此可以装入 6mm x 6mm 的 QFN-40 封装中，这还不到采用并行输出的类似 16 位 ADC 尺寸的一半。除了 16 位、105Msps LTC2274，引脚兼容的 80Msps 和 65Msps 版本将于今年夏季推出。商用和工业温度级的 LTC2274 将从今年 7 月开始批量供货。以 1,000 片为单位批量购买，该器件每片价格为非常有竞争力的 68.00 美元。演示板和样品在线提供，网址为：www.linear.com/2274。

性能概要：LTC2274系列

　　高速串行接口 (JESD204)

　　采样率：105Msps/80Msps/65Msps

　　77.7dB 噪声层，100dB SFDR

　　PGA 前端 (2.25Vp-p 或 1.5Vp-p 输入范围)

　　700MHz 全功率带宽 S/H

　　内部透明高频抖动电路

　　数据扰码器

　　串行测试码型

　　单一 3.3V 电源

　　功耗：1.3W

　　单独的模拟和数字停机引脚

　　时钟占空比稳定器

　　40 引脚、6mm x 6mm QFN 封装