图1给出了典型的系统同步应用的数据和时钟关系，时钟周期是10ns。为了更接近实际，数据有效窗口并不等同于整个周期（PERIOD）时间。

　　图1 系统同步应用的数据和时钟关系
 
　　我们可以这样来为其设置约束：
 
　　OFFSET IN 9 ns VALID 8 llb BEEORE SysClk；

　　运行后的结果可以从datasheet部分中的建立和保持时间栏列出，如图2所示。从表格中会发现建立时间要求是1.524 ns，保持时间要求是-0.82 ns。时序图中的阴影部分是我们的时序要求，很显然这个要求窗口在数据有效窗口之内。因此这个接口可以正常工作，这也解释了保持时间是负值的意义。

　　图2 系统运行结果

　　图3和图4所示分别为时序分析工具对系统同步接口约束OFFSET IN BEFORE的详细。有多个重要的部分值得注意，第1部分是约束的头信息，它了约束的总结信息；第2部分显示了时钟信息，包括时钟到达时间。DCM相位移动引起的延时会在这里以时钟到达时间的形式显示，有些设计者通常会错误地在时钟路径中寻找DCM相移值；第3部分是时钟不确定表格，有些设计者在这个表格中看到相位错误值（Phase Error）以后通常会误认为设计有问题，其实这个Phase Error仅仅代表了DCM／PLL的输入／输出时钟之间的相位差别。报告中还列出了详细的路径分析，可以看到其中有很多带下划线的链接，如图4所示，这些链接可以提供更多交互的信息。单击UCF语句的链接（中的第1部分）辑器编辑原来的约束。单击延时路径中的元件或连线的名称，会在Floorplan的基本元件或布线情况。