随着工艺技术的发展，深亚微米（DSM）使系统级芯片更大更复杂。这种综合方法将遇到新的问题，因为随着工艺向0.18微米或更小尺寸发展，需要处理的不是门延迟而是互连线延迟。再加之数百兆的时钟频率，信号间时序关系十分严格，因此很难用软的RTL综合方法达到设计再利用的目的。

　　数百万门规模的系统级芯片设计，不能一切从头开始，要将设计建立在较高的层次上。需要更多地采用IP复用技术，只有这样，才能较快地完成设计，保证设计成功，得到价格低的SOC,满足市场需求。

　　建立在芯核基础上的系统级芯片设计，使设计方法从电路设计转向系统设计，设计重心将从今大的逻辑综合、门级布局布线、后模拟转向系统级模拟，软硬件联合仿真，以及若干个芯核组合在一起的物理设计。迫使设计业向两极分化，一是转向系统，利用IP设计高性能高复杂的专用系统。另一方面是设计DSM下的芯核，步入物理层设计，使DSM芯核的性能更好并可遇测。

　　为能用更简便、快速方式完成SoC设计，半导体产业衍生新经营型态的公司，称为IP Provider（硅知识产权供货商），IP Provider只专注于芯片内各功效电路研发设计，并将功效电路设计成果授权给其它业者使用，而技术授权费或芯片量产后的权利金，就成了IP Provider的主要收益来源。

　　不过，并不是只有IP Provider才能授权芯片的功效电路设计，半导体产业中其它经营型态业者，也提供类似服务，包括整合装置制造商（IDM）、晶圆代工厂（Foundry）、无晶圆厂的芯片公司（Fabless）、芯片设计服务业者（Design House）、以及电路设计自动化的工具供货商（EDA Vendor）等也多有提供，差别只在于专营与兼营，IP Provider属专营业者，其余各种型态的业者属于兼营。

　　事实上硅知识产权概念初来自Foundry,Foundry业者为让投单客户芯片电路设计可尽快投产，所以向客户提供现成、已完成各项验证的功效电路设计，当这类型的设计累积数量够多后，才逐渐开展出更高层次的硅知识产权产业。

　　处理器IP是SoC的

　　了解IP能简化、加速SoC设计后。如今的SoC,芯片内多半会使用1个或1个以上的IP,在用及各种IP中，又以控制器、处理器的IP为基础与关键。每颗SoC设计之初就要决定控制器/处理器架构，此等于决定SoC的设计，接着才能决定外围功效电路，才能完成SoC整体设计。

　　也因为控制器/处理器的需求基础、普遍，所以如英国ARM（安谋国际）、美国MIPS（美普思）等业者在硅知识产权业界中相当活跃，因为ARM、MIPS等皆以处理器的IP授权为主业务。今日多数SoC均直接使用ARM、MIPS业者授权的处理器IP,已少有完全自力设计的SoC执行。

　　对于SoC来说，应用电子系统的设计也是根据功能和参数要求设计系统，但与传统方法有着本质的差别。SoC不是以功能电路为基础的分布式系统综合技术。而是以功能IP为基础的系统固件和电路综合技术。首先，功能的实现不再针对功能电路进行综合，而是针对系统整体固件实现进行电路综合，也就是利用IP技术对系统整体进行电路结合。其次，电路设计的终结果与IP功能模块和固件特性有关，而与PCB板上电路分块的方式和连线技术基本无关。因此，使设计结果的电磁兼容特性得到极大提高。换句话说，就是所设计的结果十分接近理想设计目标。 

图 英国ARC公司可组态性处理器IP的展望规划图(Roadmap

　　Soft IP与Hard IP之别

　　Soft IP的发展独立于工艺技术之外已行之有年，也因此Soft IP在芯片的用电、效能与面积等方面的考量上并未达到化。基于系统单芯片（SoC）等整合性高的芯片设计，对于"首次设计即成功"与"提早产品上市时程"的需求与日俱增，集成电路制造与硅知识产权业者之间的紧密技术合作则更显重要，才能让芯片的用电、效能与面积三者达到适状态。

　　如果SoC业者期望对IP部分电路设计能有较高的再修改性，或者是更高度的电路设计整合，则必须选择Soft IP,反之Hard IP难以再修改，整合度也有限。不过Hard IP设计完成度较高，已经完成逻辑、实体2部分的设计，相对的Soft IP仅完成前期性的功效逻辑，所以就SoC整体设计的加速性而言，此方面Hard IP优于Soft IP.（附注2）

　　Soft IP的调修弹性仍有其限

　　所以，若为了追求较高的设计弹性，则必须选择Soft IP,但即便是Soft IP模式，其设计弹性也有限。以处理器IP来说，多数的处理器IP其处理架构均已经固定，如处理器内有多少个缓存器、管线阶数等，虽技术上依然可以对这些架构再行调修，但IP的授权业者通常不乐见、甚至不允许这么做，因为对架构进行调整将会阻碍执行软件的移植性与兼容性。

　　因此，提供处理器IP的业者，通常实行另一种作法，那就是提供多种型款（但各款的设计架构皆已固定）的处理器IP让客户选择，若客户认为某款的IP不合用，则可以再评估另一款IP,直到选定贴近需求的款式为止。

　　可组态性处理器IP的意涵

　　用多种型款的现成固定式设计，来因应客户对处理器IP的各种不同需求，这是目前较普遍的作法，事实上ARM、MIPS、PowerPC等皆是如此。然而业界也有另一种作法，就是提供更高度的弹性设计，此称为可组态性处理器（Configurable Processor）。

　　可组态性处理器，是SoC设计者可以决定处理器的细节设计，包括增/减缓存器、执行单元、指令数…等设计，借以建构出更合乎需求的处理器。如此，可组态性处理器IP,提供更高度的设计弹性，目前以可组态性着称的处理器IP,主要有英国ARC公司的ARC 600、ARC 700，以及美国Tensilica公司的Xtensa 7、Xtensa LX2。

　　要注意的是，此类IP虽提供可组态性，但并不表示处理器内的任何环节都可重新调整，仍有其不变的主架构存在，倘若各环节都可以再行调修，此已等于是100%的自主设计，如此就没有向外取得IP授权的必要。

　　实行可组态性处理器IP的动机

　　系统级芯片因为百万门以上的集成度和数百兆时钟频率下工作，将有数十瓦乃至上百瓦的功耗。巨大的功耗给使用封装以及可靠性方面都带来问题，回此降低功耗的设计是系统级芯片设计的必然要求。设计中应从多方面着手降低芯片功耗。

　　前面提到，为了更高的设计弹性、为了更切合设计要求，所以需要可组态性处理器IP,但「弹性」、「要求」仍是相当浮泛的概念性形容，以下将更具体说明实行可组态性处理器IP的动机。

　　1.减少芯片电路面积

　　将原本的多芯片系统整合成SoC,为的就是要精省系统电路面积，同时也精省实现成本，不过要将原有的多芯片整合成单芯片，多半要对电路功效进行权衡取舍，甚至牺牲部分规格、性能、功效，所以设计时都会尽力缩小各功效电路面积，而可组态性处理器IP因具备更高弹性，能将「电路面积」视为要求，组态出占用面积的处理。

　　2.减少芯片的功耗用电

　　许多SoC是用于手持式应用装置中，手持式应用装置除力求芯片小体积化外，也相当讲究功耗用电，原因是手持装置的电池电力有限。此外能源成本愈来愈高，用于机房设备内的芯片也得讲究省电，其它各类应用芯片亦有类似趋势发展。因此，可组态性处理器IP在组态时，即能针对功耗用电进行化设计。

　　3.增加芯片的运算效能、反应速率

　　能以电路面积来组态、能以功耗用电来组态，那么也可以从运算效能为取向来进行组态，尤其是硬性实时控制的应用格外有需求。事实上，一直以来处理器首要讲究的特性表现，是价格效能比，近年来才开始重视功耗用电性的每瓦效能比。

　　4.减少芯片的授权成本

　　使用处理器IP要支付一笔技术授权费，且在SoC设计完成、投入量产后，还要针对每颗出厂后的SoC抽取量产权利金，为了减少授权费及权利金等成本支出，实行可组态作法有机会减少此方面的成本支出，例如不需要浮点运算单元则在组态设计时将可弃舍该单元，需要数字信号处理单元才放入该单元，透过逐项的权衡增减，有可能降低整体「技术授权费/量产权利金」成本。即便不能减少「技术授权费/量产权利金」成本，电路面积也可以获得精省，进而让芯片投产成本得到精省（与前述的项动机相近）。

　　5.针对SoC的应用进行化

　　SoC的应用非常多，有的是数字相机（DSC）的SoC,有的是可携式媒体播放器（PMP）的SoC,或是导航机（PND）的SoC,不同的SoC其应用设计也不同，例如DSC SoC不重视音讯处理，而PND SoC只专注静态视讯处理及简易的音讯处理，但却需要重视数字信号的处理（接收卫星定位信号后的相关处理），至于PMP、STB（视讯机上盒）则重视动态、高质量的音/视讯处理，也重视信号处理（接收、处理节目信号）。

　　由上可知，不同的执行处理特性、不同的运算负荷度，若用单一架构处理器IP则难以满足设计，而可组态性处理器IP却可以针对不同的应用需求来进行组态，以合乎各种应用取向的SoC设计。

　　可组态性处理器IP的隐忧

　　虽可组态性处理器IP有如上的5种优点，但也不表示没有缺点，事实上，随半导体技术及市场演化，可组态性处理器也面临一些隐忧、威胁，以下我们简要讨论。

　　1.工艺持续缩密，芯片面积资源获得宽解

　　芯片的缩密工艺技术仍持续精进，从90nm、65nm、到45nm,并持续往下探，使芯片电路面积成本愈来愈低，因此芯片设计者已不如过往般重视面积成本，事实上处理器的多核化发展，无论是同质多核、异质多核，都表示「透过电路面积倍增的作法来争取效能提升」已属可行、值得。如此，透过组态作法让执行的面积化，此种需求将逐渐减少。

　　2.芯片上市的时间压力愈来愈大

　　使用IP为的就是要节省芯片设计的验证心力、加速芯片的开发，让芯片更早上市销售，而今市场竞争更加激烈，芯片Time To Market压力比过去更大，使许多SoC项目都舍弃从Soft IP阶段开始设计，直接取用Hard IP加速设计。

　　然而可组态性处理器IP可说是比Soft IP更Soft（软）性的IP,是从「比Soft IP」更前期的设计阶段开始着手，好处是获得更高的设计弹性，但相对的就是增加SoC的设计时间，甚至为实现组态化而必须学习、熟悉另一套前期设计工具，即处理器的组态工具。

　　3.软件风险

　　此点前面已约略提及，事实上，除有软件移植性、兼容互通性等疑虑，软件的后续维护也将令人担忧，同时协力业者提供的宏程序（Macro）也可能无法立即适用，这些都须再行斟酌、调修。特别是软件开发、维护成本在整体SoC方案中所占的比重愈来愈高，许多原有以硬件电路方式设计成的功效，而今多半转成软件方式实现。

　　4.固定组态处理器IP的转向

　　ARM、MIPS等皆是以固定组态性处理器IP为主，不过为因应客户需求也开始有些转变，或允许部分的特例，例如MIPS的Pro系列IP就拥有组态性，或如ARM的OptimoDE Data Engines能因应不同需求的应用设计。

图 Tensilica Xtensa系列可组态性处理器IP的组态设计示意图