误码率（BER：bit error ratio）是衡量数据在规定时间内数据传输性的指标。误码率=传输中的误码/所传输的总码数*100%。如果有误码就有误码率。 另外，也有将误码率定义为用来衡量误码出现的频率。IEEE802.3标准为1000Base-T网络制定的可接受的限度误码率为10-10。这个误码率标准是针对脉冲振幅调制（PAM-5）编码而设定的，也就是千兆以太网的编码方式……

　　误码的产生是由于在信号传输中，衰变改变了信号的电压，致使信号在传输中遭到破坏，产生误码。噪音、交流电或闪电造成的脉冲、传输设备故障及其他因素都会导致误码（比如传送的信号是1，而接收到的是0；反之亦然）。各种不同规格的设备，均有严格的误码率定义，如通常视/音频双向光端机的误码率应该在：（BER）≤10E-9。

　　由于种种原因，数字信号在传输过程中不可避免地会产生差错。例如在传输过程中受到外界的干扰，或在通信系统内部由于各个组成部分的质量不够理想而使传送的信号发生畸变等。当受到的干扰或信号畸变达到一定程度时，就会产生差错。

　　本文所述的误码测试仪特点之一是可以实现开环测试，即收发端不在同一地点的测试。本误码测试仪的研制背景是某星地间通信信道的误码测试项目，在项目中本误码仪的发送端即伪随机码生成器位于地面，接收端即误码分析器位于卫星上，因此误码测试仪本身必须实现开环测试。但是，开环测试的应用不仅仅限于星地间的误码测试，在常见的通信信道的误码测试的应用中，如异地的长距离误码测试，开环测试会使测试更加方便快捷。

　　本误码测试仪的另一突出特点是它有五种可用的测试码型，在伪随机码生成器端可以自由选择码型进行测试。由于生成伪随机序列的移位寄存器越长，则生成的伪随机序列的周期越长，序列的随机性就越强，因此这五种不同的测试码型可用于模拟随机性不同的数据通信。本误码测试仪在误码分析器端的FPGA中实现五个模块的并行处理，实现了盲检测（此处的盲检测是指误码分析器端在未知发送码型的条件下能够自动识别发送的是那种码型），完成码同步，并进行误码统计处理和给出检测出的码型等信息。

　　本文所述的误码测试仪是基于DSP和FPGA实现的，具有更大的灵活性，升级方便，例如可以方便地改变测试序列的码元速率，本误码测试仪是以常用的2.048 MHz的码元序列为例进行的测试，理论上可以实现0~160 MHz测试码速率。如果硬件升级，理论上还可以达到更高的码速率，还可以在需要的情况下增加另外所需的测试码型。误码测试的主要工作由FPGA完成，系统的稳定性较高。其系统框图如图1所示。

　　1 伪随机码生成器

　　许多数字通信理论的结论都基于这样一个假设：原始的信源信号为0、1等概率并相互独立的随机数字序列。同样，实际数字通信系统的设计也是基于相同假设。因此，为使测试结果尽可能真实地反映系统的性能，采用伪随机序列（m序列）作为测试中传输的信号。这种测试码的另一个优点是可以实现开环测试。

　　如图2所示伪随机码生成器也是基于DSP和FPGA 来实现的。其中DSP负责与上位机的通信和对FPGA的控制，FPGA实现伪随机序列的生成。图3为伪随机码生成器的仿真结果。

　　图2中上位机软件可以运行于电脑或者嵌入式系统中，图4即电脑上的上位机软件伪随机码控制器，同时在嵌入式系统Windows CE上也编程实现了一个控制系统。采用嵌入式系统上的上位机软件可以增加系统的便携性。此外还有手动模式，增加了伪随机码生成器的可靠性。

　　为了验证系统输出的伪随机序列的正确性，利用MATLAB编写了生成伪随机序列的程序进行对比验证。经验证伪随机序列生成器输出的伪随机序列正确，可以满足误码测试仪的要求。

　　2 误码分析器

　　如图1所示生成的伪随机序列经过待测系统到达误码分析器，误码分析器从伪随机序列中提取出同步时钟信号，然后误码分析器先根据设定的同步门限进行码同步，同步后统计误码测试的结果，统计出的结果通过DSP传输给上位机软件，或者嵌入式系统。

    但是,为保证本地生成的伪随机序列是正确的,本文采用的是在本地生成的伪随机序列与经过待测的伪随机序列比较之后，如果连续相同的码元超过了预先设定的同步门限就认为本地生成的伪随机序列是正确的。下面介绍门限设定的原则。

　　计算结果表明要测的误码率为10-3的信道，并保证同步成功的概率大于90%的条件下，同步门限值不能大于85个码元，当然同步门限N越小，同步成功的概率越大，但此时可能是伪同步，这样测得的误码率的值根本就不是真实的误码率，根据伪随机序列的性质这时测得的误码率大概为0.5。

　　如图5所示，整个误码分析器的系统结构可以分为三大部分： （1）从接收到的二进制码序列中提取同步时钟，此部分由专用芯片及其外围电路完成；（2）利用m序列开关门同步算法[5]完成码同步，并进行误码统计和采集电路关键部分的状态信息，上报给DSP，此部分主要由FPGA及其外围电路完成，FPGA模块的工作框图如图6所示，误码测试的时序图如图7所示；（3）DSP完成与其他设备的通信和对电路控制。

计算结果表明要测的误码率为10-3的信道，并保证同步成功的概率大于90%的条件下，同步门限值不能大于85个码元，当然同步门限N越小，同步成功的概率越大，但此时可能是伪同步，这样测得的误码率的值根本就不是真实的误码率,根据伪随机序列的性质这时测得的误码率大概为0.5。

如图5所示，整个误码分析器的系统结构可以分为三大部分： (1)从接收到的二进制码序列中提取同步时钟，此部分由专用芯片及其外围电路完成；(2)利用m序列开关门同步算法[5]完成码同步，并进行误码统计和采集电路关键部分的状态信息，上报给DSP，此部分主要由FPGA及其外围电路完成，FPGA模块的工作框图如图6所示，误码测试的时序图如图7所示；(3)DSP完成与其他设备的通信和对电路控制。

　　误码分析器通过串口与电脑端的上位机软件或者其他的嵌入式系统通信，DSP接收指令进行解析和执行，并把统计的误码率的信息和监测的电路的状态通过串口上传。设计的电脑端的上位机软件误码仪测试系统如图8所示。

　　3 实验和结论

　　如图9所示是本误码测试仪与商业误码测试仪对比分析实验示意图。测试中本文误码测试仪和商业误码测试仪均使用2.048 MHz码速率的伪随机序列。误码率测试结果如表1所示。表中每次测试时的信道的干扰都不相同，在每次测量中干扰是不变的。本文所述误码测试仪是3 min内的平均误码率，商业误码测试仪测得的是误码率稳定后的结果。

　　由表1中数据可以看到，测得的误码率的量级是相同的，但是数据还是有偏差，而且在误码率越低时测得数据的偏差的百分比越大。存在这种现象的原因主要有两点，一是信道在两次测试时的状态会有微小的波动，即干扰本身不是稳定的；二是在低误码率条件下，单个误码码元对误码率的结果的影响大于在高误码率的条件下对误码率的影响。

　　分析得到的实验数据可知，本文所述的误码测试仪测得误码率可以达到10-3≤p≤10-10的要求，系统可以完成开环测试，系统同步时间短。

　　在与商业误码测试仪的对比实验中，本文所述的误码测试仪性能与商业误码测试仪相当。而且本误码测试仪可以实现开环测试，可以实现星地间及地面异地长距离的误码测试；其功耗低，与嵌入式系统配合使用可以方便地进行野外测试；具有五种用于误码测试伪随机序列可供选择；如果升级硬件理论上还可以达到更高的码速率，可以增加所需要的测试码型；伪随机码生成器和误码分析器都有串口，可以方便地集成到其他系统中。