IBIS 是一种简单直观的文件格式，很适合用于类似于Spice（但不是Spice,因为IBIS 文件格式不能直接被Spice 工具读取）的电路仿真工具。它提供驱动器和接收器的行为描述，但不泄漏电路内部构造的知识产权细节。换句话说，销售商可以用IBIS 模型来说明它们的门级设计工作，而不会给其竞争对手透露过多的产品信息。并且，因为IBIS 是一个简单的模型，当做简单的带负载仿真时，比相应的全Spice 三极管级模型仿真要节省10~15 倍的计算量。   IBIS 提供两条完整的V-I 曲线分别代表驱动器为高电平和低电平状态，以及在确定的转换速度下状态转换的曲线。V-I 曲线的作用在于为IBIS 提供保护二极管、TTL 图腾柱驱动源和射极跟随输出等非线性效应的建模能力。

　　IBIS 本身只是一种文件格式，它说明在一标准的IBIS 文件中如何记录一个芯片的驱动器和接收器的不同参数，但并不说明这些被记录的参数如何使用，这些参数需要由使用IBIS 模型的仿真工具来读取。欲使用IBIS 进行实际的仿真，需要先完成以下四件工作：（1）获取有关芯片驱动器和接收器的原始信息源；2）获取一种将原始数据转换为IBIS 格式的方法；（3）提供用于仿真的可被计算机识别的布局布线信息；（4）提供一种能够读取IBIS 和布局布线格式并能够进行分析计算的软件工具。

　　对于那些现在高达 20 Gbits/秒时钟频率的高速设计来说，我能够理解对于这类系统仿真工具的需求。IBIS 使得 SPICE 仿真选项显得不那么重要，因为仿真时间大大缩短，并且拥有同样的准确度。我所说的 IBIS 仿真时间更短，是相对于一个大型 PCB 系统需要数天或数周时间来完成晶体管级 SPICE 仿真而言的，其执行 IBIS 仿真只需数分钟或几小时的时间。通过 IBIS 仿真，您可以生成许多传输线响应和眼图。

　　IBIS 格式已经表明了其在高速应用行业中的价值。然而，它让我真正感到吃惊的地方是广大客户现在正要求提供对更低频率器件（例如：低于 40 MHz 的时钟器件）的 IBIS 支持。初，我以为组件工程师们一直试图标准化其校验表。现在，我并不那么确定了。即使在更低频率下，我们也面临许多信号完整性问题，这是因为数字信号边缘速率。这些快速边缘速率负责振铃的时钟信号，从而引起一条命令甚至 ADC 突发 2 增益的错译。IC 厂商拥有非常成熟的 SPICE 仿真宏模型，可用于精密器件，但是他们正紧跟我们的 IBIS 数字 I/O 模型库。图 1 描述了一个 IBIS 模型仿真非常有效的例子。

　　图 1 ADC 处理器时钟信号 (CH3) 和处理器上 ADC 的数据信号 (CH12)。

　　可在线获取该系统的结构图。

　　图 1 中，设计人员并未注意线路阻抗。该图显示了系统中 ADC 的测得结果。ADC 和处理器均位于其各自的板上，设计人员只是简单地通过一条 1 米长的 CAT-5 双绞线将两块板连接到一起。在图 1 中，处理器的时钟信号频率 （CH3） 为 2.25 MHz.该 ADC 使用这一信号来将数据传输同步回处理器 （CH2）。

　　初，设计人员认为这两个器件之间的慢时钟速度不会引起端接问题。然而，时钟和数据信号端接方法会形成许多超出规定高电平和低电平阈值（过冲和下冲）的信号，存在错误边缘（振铃）的信号并降低操作余量（弱化眼图）的信号。

　　IBIS 仿真来帮忙！在您将电路实现为硬件以前可节省时间并降低成本。在进行原型设计以前，您对某种设计进行仿真时，厂商提供的 IBIS 模型以及您电路板的模型都是您工具箱中有用的东西。信号完整性问题对您的高速系统和低速系统都会产生影响。利用早期阶段的仿真电路分析，您可以给您的系统施加许多不同的条件，以防止并检测常见信号完整性问题。