在电力电子领域，共源共栅碳化硅结型场效应晶体管（Cascode SiC JFET，简称 CJFET）凭借其高耐压、低导通损耗、开关速度快以及栅极电荷低（0 - 12 V 栅极驱动）等显著优势，在 LLC 谐振变换器中展现出了巨大的应用潜力。然而，其在关断时较高的电压变化率（dv/dt）容易引发持续振铃现象，从而导致电压过冲和电磁干扰（EMI）问题，在极端情况下甚至可能引发振荡。特别是在高于谐振频率的工况下，初级侧开关电流通常较大（例如 750 V 器件可达 30 A 以上），这一问题会更加突出。
　　本手册为 CJFET 用于高频零电压开关（ZVS）应用提供了系统级的设计指导。上一篇推文介绍了 Cascode SiC JFET 在 LLC 拓扑中的应用优势以及 dv/dt 控制方法。本文将重点探讨外部 Cds 对死区时间要求的影响，以及如何使用外部 Cds 降低功率损耗。
　　外部 Cds 对死区时间要求的影响
　　为了确保 LLC 变换器初级侧开关能够实现零电压导通（ZVS），在施加栅极驱动电压使器件导通之前，必须确保开关节点处的总电容完全放电。假设在关断瞬态期间开关电流保持恒定，那么 ZVS 所需的过渡时间 Ttr 可以由以下公式给出：
　　（公式 1）
　　其中，Coss (tr) 为功率器件数据手册中规定的时间相关输出电容。从公式 1 可以看出，外加 Cds 会增加所需的过渡时间。以 NTBT023N075CJ4 为例，根据公式计算得出的有无外加 Cds 时所需的 Ttr 曲线如图 1 所示。为了维持 ZVS，死区时间 Tdt 必须长于该 Ttr。因此，该曲线给出了栅极控制器生成的 PWM 信号所需死区时间 Tdt 的理论值。

　　在实际设计过程中，还需要增加一定的裕量，以应对由多种因素引起的器件栅极信号时序偏移误差。这些因素包括栅极驱动路径延迟不一致、器件在导通与关断栅极电压下的阈值电压差异，以及导通 / 关断电阻不平衡等。裕量的设定是一项系统设计决策，需要综合考虑栅极驱动路径的元器件选型、导通 / 关断栅极电压设置以及 PCB 布局布线等多种因素。例如，如果栅极驱动路径的延迟较大，就需要适当增加裕量，以保证 ZVS 的实现。
　　沿用上一节的示例，当开关电流为 10 A 且外加 220 pF 的 Cds 以控制 dv/dt 时，大约 35 ns 的过渡时间 Ttr 就已经足够。为了给器件栅极处的时序容差留出裕量，本应用笔记的测试环境中采用了 75 ns 的死区时间 Tdt。
　　使用外部 Cds 降低功率损耗
　　在许多应用场景中，LLC 变换器需要在高于其谐振频率的开关频率下工作。在这种情况下，开关器件不仅需要关断励磁电流，还需要关断负载电流（折算到初级侧）。由于关断 dv/dt 会随着开关电流的增大而升高，因此建议使用 RC 或纯电容缓冲电路来限制高电流关断工况下的 dv/dt。
　　如果在 LLC 变换器中使用电容缓冲电路（C - snubber）并维持零电压导通（ZVS），则不会产生额外的开关损耗。相反，由于关断瞬态电流被分流至缓冲电路，它还有助于降低开关损耗。关断期间存储在缓冲电路中的能量，会在该开关再次导通前回馈至母线，因此缓冲电容不会产生额外的功率损耗。图 2 的实测波形清晰地展示了这种漏极电流的分流现象。

　

　　在关断瞬态期间，部分负载电流（原理图中的 ILoad）被上桥臂和下桥臂的缓冲电容 C1 与 C2 分流（即 Ics1 和 Ics2）。由于这种电流分流，流入器件本身的电流（IDUT）随之减小。因此，电压与电流的重叠面积减小，关断开关损耗也随之降低。通过合理选择缓冲电容的参数，可以进一步优化电流分流效果，从而实现更好的损耗降低。