PSD813F2 Datasheet

  • PSD813F2

  • FLASH IN-SYSTEM PROGRAMMABLE (ISP) PERIPHERALS FOR 8-BIT MCU...

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PSD8XX Family
PSD835G2
The
PSD835G2
Functional
Blocks
(cont.)
Figure 29. APD Logic Block
APD EN
PMMR0 BIT 1=1
TRANSITION
DETECTION
ALE
CLR
PD
SECONDARY
FLASH SELECT
MAIN FLASH SELECT
PLD
SRAM SELECT
POWER DOWN
(PDN) SELECT
DISABLE BUS
INTERFACE
RESET
CSI
CLKIN
DISABLE MAIN AND
SECONDARY FLASH/SRAM
EDGE
DETECT
APD
COUNTER
PD
Figure 30. Enable Power Down Flow Chart
RESET
Enable APD
Set PMMR0 Bit 1 = 1
OPTIONAL
Disable desired inputs to PLD
by setting PMMR0 bits 4 and 5
and PMMR2 bits 0.
No
ALE/AS idle
for 15 CLKIN
clocks?
Yes
PSD in Power
Down Mode
66

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