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HYB25D256800CL-6 Datasheet

  • HYB25D256800CL-6

  • 256 Mbit Double Data Rate SDRAM

  • 3260.54KB

  • 94页

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HYB25D256[16/40/80]0C[E/C/F/T](L)
256 Mbit Double-Data-Rate SDRAM
Electrical Characteristics
Table 20
Parameter
AC Operating Conditions
1)
Symbol
Min.
Input High (Logic 1) Voltage, DQ, DQS and DM Signals
Input Low (Logic 0) Voltage, DQ, DQS and DM Signals
Input Differential Voltage, CK and CK Inputs
Input Closing Point Voltage, CK and CK Inputs
Values
Max.
Unit Note/
Test
Condition
V
V
V
V
2)3)
2)3)
2)3)4)
2)3)5)
V
IH(AC)
V
IL(AC)
V
ID(AC)
V
IX(AC)
V
REF
+ 0.31 鈥?/div>
鈥?/div>
V
REF
鈥?0.31
0.7
V
DDQ
+ 0.6
0.5
脳
V
DDQ
0.5
脳
V
DDQ
鈥?0.2
+ 0.2
1)
V
DDQ
= 2.5 V
卤
0.2 V,
V
DD
= +2.5 V
卤
0.2 V (DDR200 - DDR333);
V
DDQ
= 2.6 V
卤
0.1 V,
V
DD
= +2.6 V
卤
0.1 V (DDR400);
0
掳C 鈮?/div>
T
A
鈮?/div>
70
掳C
2) Input slew rate = 1 V/ns.
3) Inputs are not recognized as valid until
V
REF
stabilizes.
4)
V
ID
is the magnitude of the difference between the input level on CK and the input level on CK.
5) The value of
V
IX
is expected to equal 0.5
脳
V
DDQ
of the transmitting device and must track variations in the DC level of the
same.
Table 21
Parameter
AC Timing - Absolute Specifications for PC3200 and PC2700
Symbol 鈥?
DDR400B
Min.
Max.
+0.5
0.55
8
12
12
0.55
鈥?
DDR333
Min.
鈥?.7
0.45
6
6
7.5
0.45
Max.
+0.7
0.55
12
12
12
0.55
ns
2)3)4)5)
2)3)4)5)
Unit Note/ Test
Condition
1)
DQ output access time from
CK/CK
CK high-level width
Clock cycle time
t
AC
t
CH
t
CK
鈥?.5
0.45
5
6
7.5
t
CK
ns
ns
ns
CL = 3.0
2)3)4)5)
2)3)4)5)
2)3)4)5)
CL = 2.5
CL = 2.0
t
CL
Auto precharge write recovery
t
DAL
CK low-level width
+ precharge time
DQ and DM input hold time
DQ and DM input pulse width
(each input)
DQS output access time from
CK/CK
DQS input low (high) pulse
width (write cycle)
DQS-DQ skew (DQS and
associated DQ signals)
0.45
(
t
WR
/
t
CK
)+(
t
RP
/
t
CK
)
0.4
1.75
鈥?.6
鈥?/div>
鈥?/div>
+0.6
鈥?/div>
+0.40
+0.40
1.25
鈥?/div>
0.45
1.75
鈥?.6
0.35
鈥?/div>
鈥?/div>
0.75
0.45
鈥?/div>
鈥?/div>
+0.6
鈥?/div>
+0.40
+0.45
1.25
鈥?/div>
t
CK
t
CK
ns
ns
ns
2)3)4)5)
2)3)4)5)6)
2)3)4)5)
2)3)4)5)6)
2)3)4)5)
2)3)4)5)
t
DH
t
DIPW
t
DQSCK
t
DQSL,H
0.35
t
DQSQ
鈥?/div>
鈥?/div>
t
CK
ns
ns
2)3)4)5)
2)3)4)5)
TFBGA
TSOPII
Write command to 1
st
DQS
latching transition
DQ and DM input setup time
t
DQSS
t
DS
0.72
0.4
t
CK
ns
2)3)4)5)
2)3)4)5)
Data Sheet
69
Rev. 1.6, 2004-12

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