您的位置：维库电子市场网 > Datasheet > ADS5440

ADS5440 Datasheet

  • ADS5440

  • 13 位 210MSPS 管道 ADC

  • 1016.06KB

  • 24页

  • TI

阅览下载 纠错 0

扫码查看芯片数据手册

上传产品规格书

PDF预览

www.ti.com
ADS5440
SLAS467 鈥?JULY 2005
TIMING CHARACTERISTICS
t
A
N
N+3
AIN
N+1
N+2
t
CLK
CLK, CLK
N
t
CLKH
N+1
t
CLKL
N+2
t
C_DR
N+3
t
su_c
N+4
N+4
t
h_c
D[12:0],
OVR, OVR
t
r
DRY, DRY
N鈭?
t
f
N鈭?
t
su_DR
N鈭?
t
h_DR
N
t
DR
T0073-01
Figure 1. Timing Diagram
TIMING CHARACTERISTICS
over full temperature range, 50% clock duty cycle, sampling rate = 210 MSPS, AV
DD
= 5 V, DRV
DD
= 3.3 V
PARAMETER
t
A
t
J
k
J
Clock Input
t
CLK
t
CLKH
t
CLKL
t
DR
t
C_DR
t
r
t
f
t
su_c
t
h_c
t
su(DR)
(1)
(2)
Clock period
Clock pulsewidth high
Clock pulsewidth low
Clock rising to DataReady falling
Clock rising to DataReady rising
Data V
OL
to Data V
OH
(rise time)
Data V
OH
to Data V
OL
(fall time)
Data valid to clock (setup time)
Clock to invalid Data (hold time)
Data valid to DRY
0.64
4.39
2.42
Clock duty cycle = 50%
(1)
TEST CONDITIONS
MIN
TYP
MAX
UNIT
ps
fs
s/V
Aperature delay
Clock slope independent aperature uncertainty (jitter)
Clock slope jitter factor dependency
Latency
4
4.76
2.38
2.38
3.06
5.44
cycles
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Clock to DataReady (DRY)
Clock to DATA, OVR
(2)
DataReady (DRY)/DATA, OVR
(2)
t
C_DR
= t
DR
+ t
CLKH
for clock duty cycles other than 50%
Data is updated with clock rising edge or DRY falling edge.
5
PRODUCT PREVIEW

ADS5440相关型号PDF文件下载

您可能感兴趣的PDF文件资料

热门IC型号推荐

©2024 维库电子市场网（www.dzsc.com）　备案号：浙B2-20050339-1 经营许可证：浙B2-20210386版权声明
买家服务热线：0571-85317607 | 买家服务部QQ： QQ:1609526468
卖家服务热线：0571-85317607 | 卖家服务部QQ： QQ:331652727

扫码下载APP，
一键连接广大的电子世界。

在线人工客服

买家服务：
卖家服务：

0571-85317607

客服在线时间周一至周五
9:00-17:30

关注官方微信号，
第一时间获取资讯。

建议反馈
返回顶部

建议反馈

联系人：

联系方式：

按住滑块，拖拽到最右边
>>
感谢您向阿库提出的宝贵意见，您的参与是维库提升服务的动力！意见一经采纳，将有感恩红包奉上哦！

PDF纠错X

投诉电话：0571-85317607 投诉QQ：

如选匿名将无法为您反馈投诉结果，建议实名投诉！