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  • 新一代CPLD及其应用

    stratix系列器件的主要特性 同其它含有嵌入式fir core的cpld相比较，stratix系列cpld采用了1.5v内核，0.13μm全铜工艺，由quartusii 2.0以上版本软件支持，可以重复编程，通过jtag接口或者eprom加载程序，内部有dsp模块、pll、大带宽高速i/o接口和大容量存储模块。主要内部资源参见表1。表1 stratix器件内部资源表 内部资源 ep1s10 ep1s20 ep1s25 ep1s30 ep1s40 ep1s60 ep1s80 ep1s120 逻辑单元 10,570 18,460 25,660 32,470 41,250 57,120 79,040 114,140 m512 ram模块 94 194 224 295 384 574 767 1,118 m4k ram模块 60 82 138 171 183 292 364 520 megaram模块 1 2 2 4 4 6 9 12 ram总量（bit） 920,448

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