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时的频率控制字f，并且将f的值通过api函数iowr_altera_avalon_pio_data（）从i／o端口输出以控制dds，然后延迟2 s使dds保持该输出频率一段时间，并且通过jtag_uart端口在console调试界面向用户提示当前的信号源的输出频率，程序如下： 图7为quartusⅱ中生成的嵌入式软核示意图。 4 结 语 该设计在21controll公司提供的v4.o fpga／sopc开发学习套件上面通过仿真验证，该套件的核心芯片为cycloneⅱ系列：ep2c20f484c8，其具有18 752个逻辑单元（le）和52个m4k ram块，能够很好地设计存储需要的数据，完全符合设计要求。通过调试程序在niosⅱide编程环境中的console窗口观察如图8所示。 参考文献:[1]. pcb datasheet http://www.dzsc.com/datasheet/pcb_1201640.html.[2]. rom datasheet http://www.dzsc.com/datasheet/rom_1188413.html.[3]. ep2c20f484c8
采用jtag_uart接口实现pc和niosⅱ系统之间的串行通信，通过在程序中调用相关驱动函数传输数据，可以在集成开发环境ide的console窗口中观察到运行数据。 a／d转换器采用串行12位a／d转换器ads7822，其最高采样率位75 ks／s，将它设置为挂接在avalon总线上的从设备，通过niosⅱ操作系统发起询问传输获取数据。 键盘 用于用户输入信息给处理器。 在fpga中有着丰富的存储器资源，对于验证的试验板，aitera公司提供的cycloneⅱ系列fpga芯片ep2c20f484c8含有18 752个le(logic elements，逻辑单元)，52个嵌入式ram模块，35个18×18乘法器模块，4个数字锁相环，完全能实现中小规模的数字信号处理运算，在fpga中的整体算法框图如图3所示。 2 外围处理逻辑的设计与实现 2．1 “乒乓”ram的设计与实现 为了保持数据处理的连续性，这里采用“乒乓”ram数据缓冲模式，即两组功能能相互切换且长度相同的ram。它的工作原理是：其中一组ram在进行储存操作时；另一组ram进行读取操作，并且读取和存储的速率
计算得到此时的频率控制字f，并且将f的值通过api函数iowr_altera_avalon_pio_data（）从i／o端口输出以控制dds，然后延迟2 s使dds保持该输出频率一段时间，并且通过jtag_uart端口在console调试界面向用户提示当前的信号源的输出频率，程序如下： 图7为quartusⅱ中生成的嵌入式软核示意图。 4 结 语 该设计在21controll公司提供的v4.o fpga／sopc开发学习套件上面通过仿真验证，该套件的核心芯片为cycloneⅱ系列：ep2c20f484c8，其具有18 752个逻辑单元（le）和52个m4k ram块，能够很好地设计存储需要的数据，完全符合设计要求。 来源:qick
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