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相位精度，通常n等于8。因此如果输入信号的频率为100mhz，则系统的工作频率就必须达到800mhz，对于中低端fpga，如此高的工作频率显然无法承受。虽然高端fpga可以达到ghz的工作频率，但其高昂的价格不适合用于普通用户。而其它基于中低端fpga实现高速时钟恢复电路的方法，要么需要外部vco模块[4]，要么只能恢复数据而无法得到同步的时钟信号[5]。针对这种情况，本文提出了一种利用altera fpga中的锁相环及logiclock等技术，实现高速时钟恢复电路的方法。电路是在altera的ep2c5t144c6芯片上实现的，用于数字光端机的接收端从100路2．048mhz压缩视频码流合成的串行码流中正确提取100路视频码流，其工作频率为204．8mhz，通过硬件验证电路可以正确工作。 1 时钟恢复电路原理及环路结构 时钟恢复电路的目的是从输入的数据流中，提取出与其同步的时钟信号。时钟信号不可能凭空产生，因此该电路本身必须有一个时钟信号产生机制，除此之外还必须有一个判断控制机制一能够判断并且调整该时钟信号与输入数据之间的相位关系，使其同步。 传统的基于fpga的时钟恢复电路的结构如图1
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