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96)个单元,即ram存储空间应为4 096x12 bit=49 152 bits,由于本设计所选择的fpga内部ram最大可配置为119 808 bits,完全可以满足49 152 bits的ram空间设计。所以波形ram设计为字长12位,地址线12位。针对任意波形发生器与普通dds的不同,波形ram的设计主要要求ram具有读写两个端口,这样可以通过两套地址系统,方便地进行ram内容更新,即对ram的写操作;波形幅度量化数据的输出,即对ram的读操作。结合altera公司fpga的特点,选择了ep2c5f256c6这个芯片内部的双口ram来实现这个功能,如图lo所示。 芯片内部的双口ram具有读地址和写地址两组地址线,数据线也分成了读数据线和写数据线两组。这样波形ram的设计就非常简单了,将写数据线、写地址线和单片机的数据线、地址线相连,用单片机更新ram中的数据;将读地址线和读数据线分别与相位累加器的输出和dac的数据输入相连,读数据线上即输出了波形幅度量化数据。 2 结束语 本文详细阐述了产生任意波形数据和基于fpga的硬件设计部分,以quartusⅱ8.o软件平台作为开发工具,选用cy
ds(低压差分)信号等。 完成stp配置,将sof文件配置到fpga,运行signaltapii ela,当待测信号条件满足时,数据捕获开始,捕获的数据以波形的形式表示出来。signaltapii ela也可将捕获数据通过多余的i/o引脚输出,以供外部的测试设备使用。 3 实例分析 本文以一个基于ddr sdram高速数据采集ip核的设计为例,具体说明如何用signaltapii ela来进行fpga在线调试。使用altera公司的器件cycloneli系列fpga ep2c5f256c6,该器件支持signaltap ii ela。 当前需要测试来自3个模块的信号:外部存储器ddr sdram与fpga的接口信号、fpga内部输入输出pio寄存器信号、fpga内部ram接口信号。 先关闭增量编译,设置采样时钟为外部独立时钟clk=50 mhz;采样深度为256;ram类型为m4k,数据宽度分割为256×1;触发位置为pre trigger position;触发信号为ddr sdram读操作信号;触发条件为basic单信号触发;触发条件级数为1级。从图2可知,该触发