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ep3c120f780c8中文资料

  • 基于FPGA的Viterbi译码器设计

    摘要:卷积码及其viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了viterbi译码算法的原理,分析了viterbi译码器的结构,然后用verilog语言设计了一种基于altera公司的ep3c120f780c8芯片的(2,l,7)viterbi译码器,同时给出了时序仿真图。 0 引言 在现代通信系统中,要使信号能够更可靠地在信道中传输,往往需要我们在信道编码中采用纠错码来降低信号受噪声的影响,以降低传输的误码率。这种方法叫做差错控制编码或纠错编码,其思想是在发送端的信息码元序列中增加一些监督码元,这些监督码与信码之间有一定的关系,接收端可以利用这种关系由信道译码器来发现或纠正错误的码元。 1 卷积码 前向纠错(fec)是目前常用的一种差错控制方法,在这种方法中,发送端发送能够被纠错的码,接收端则在收到这些码后,通过纠错译码器来发现其中的错误并自动纠正接收码字中的错误。在前向纠错方法中,卷积码及其viterbi译码是常用的信道编码方案。 卷积码通常用(n,k,n)表示,其中n为输出信息比特,k为输入信息比特,n为约束长度,卷积码的编码效率为rc=k/n,图1所

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