带有此标记的料号：
1. 表示供应商具有较高市场知名度，口碑良好，缴纳了2万保证金，经维库认证中心严格审查。
2. 供应商承诺此料号是“现货” ，如果无货或数量严重不足(实际数量不到显示数量一半)，投诉成立奖励您500元。
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FBGA256/19+15+
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JTAG & In-System Programmability
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ALTERA [Altera Corporation]
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MAX II Device Family
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CPLD MAX II Family 980 Macro Cells 3...
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CPLD, MAX II, 1270 ELEMENTS, FBGA256...
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统中所有tlc5941的xerr管脚可以接到一起，通过上拉电阻接到高电平，通过监控这个信号，系统可以在运行过程中进行自我诊断。 另外tlc5941还提供了gclk管脚，输入一个时钟信号可以同步pwm的产生。 3 基于tlc5941的动态扫描驱动电路 本设计对象是640×480的全彩显示系统，这里只介绍他的驱动部分，整个屏由4块子屏组成，每一块子屏管理640×120象素大小的范围，都有单独的驱动电路，由于是室内屏，驱动设计采用动态1/8扫描驱动方式。驱动电路的控制由可编程逻辑器件epm1270（altera）实现，为了提高帧频，串行数据采用15路并行输出的方法，每路对640×8象素大小的范围进行刷新，图1中给出的是子屏驱动中单路的电路框图。 这里使用tlc5941级联组成led点阵的列驱动，行驱动部分由74hc138和stm4953（pmos管，4.5a）构成。 epm1270芯片负责管理显示缓存，处理外部总线接口部分和维持led点阵的动态扫描过程，epm1270内部模块结构如图2所示。 为了防止led动态扫描过程中对寄存器的访问与外部总线在
：时钟驱动ics553向pci 9656、逻辑控制模块和fifo提供同步时钟信号；初始化配置芯片采用microchip 93lc56b，pci 9000系列提供3线的e2prom串行接口，可在系统上电时初始化内部配置寄存器；差分到单端信号的转换经由ti公司的lvdt386和390完成；fifo采用了idt公司所设计的高速、低功耗的72t36135m，数据容量为512k×36bit，使用易于级联的first word follow through工作模式；逻辑控制部分采用altera的maxii epm1270，实现fifo到pci 9656局部总线间的数据传输控制。 2.1 pci9656的设计应用 在compactpci端，pci 9656提供了66mhz、64bit总线应用所需信号，可依据compactpci规范连接，通过简单的外部电路，可实现hot swa p功能。 在局部总线端，采用了pci 9656的c模式。在c模式下，pci 9656的局部总线可配置实现三种数据传输逻辑。（1）single cycle mode。每次传输1个数据（8/16/32bit
，负载谐振电流经vt2，c2，l2，r1，vt3由b流向a，等效电路如图4(b)所示，由u供电。 当vt1，vt2，vt3关断，vt4导通时，负载谐振电流为正，负载谐振电流经r1，l2，c2，vt4由a流向b，等效电路，如图4(c)所示，通过d3续流。 当vt1，vt3，vt4关断，vt2导通时，负载谐振电流为负，负载谐振电流经电流经vt2，c2，l2，r1由b流向a，等效电路如图4(d)所示，通过d1续流。 3 脉冲密度控制策略的cpld实现 以altera maxⅱ epm1270芯片为平台，它包括1 270个le，相当于40 000门数，8 kb的用户可用flash，116个i／o口。采用quartusⅱ5．1进行编程下载仿真。 图5给出了cpld脉冲密度控制的逻辑模块框图。其中，主要包括脉冲信号分配控制模块、脉冲分配模块、脉宽计算和死区时间设置模块以及pwm脉宽控制模块等。 脉冲分配模块根据功率给定值对脉冲分配模块进行控制，脉冲分配模块由2，4，8，1*个分频器组成。它根据脉冲分配控制模块的信号对分频器进行组合，脉宽计算和死区时间设置模块根据输入电
总线进行。该芯片初始化后将视频信号转化为数字视频流、行场同步信号、视频格式信号(rtco)和点时钟信号。 视频编码芯片采用philips公司的saa7121。saa7121内部具有一系列寄存器，可以配置为不同的参数，所有的控制都是通过对相应寄存器改写不同的值，寄存器的读写需要通过i2c总线进行。saa7121通过8位数据总线接收数字视频数据，再由内置编码器将数字亮度信号与色度信号同时编码成模拟的cvbs和s-video视频信号。 可编程逻辑器件采用altera公司的cpld(epm1270)，epm1270共有1 270个宏单元。epml270通过读取外部按键信息来确定实现无级缩放或视频叠加功能，上述两种功能均通过cpld控制ram存储器实现。整个装置运行需要520个宏单元，占epm1270的41％，考虑到二次开发时功能扩展后的额外开销，故选用此款cpld。 实时视频处理装置不仅能够清晰地实时显示监控区域，而且能够实时处理突发事件，总延时小于20 ns，实时性好。特别是这种无级缩放技术能对感兴趣区域进行实时无级缩放处理，并且可以任意指定感兴趣区域和缩放后显示区域，平滑效果好
技术授权给世界上许多着名的半导体、软件和oem厂商，每个厂商得到的都是一套独一无二的arm相关技术及服务。利用这种合伙关系，arm很快成为许多全球性risc标准的缔造者。目前，总共有30家半导体公司与arm签订了硬件技术使用许可协议，其中包括intel、ibm、lg半导体、nec、sony、菲利浦和国民半导体这样的大公司。至于软件系统的合伙人，则包括微软、升阳和mri等一系列知名公司。 arm 选用内嵌arm920t核的ep9315微控制器， cpld选用alter公司max ii系列芯片epm1270.其中， ep9315具有最高可达200mhz的工作频率、16kbyte指令缓存、16kbyte数据缓存和单/双精度整数及浮点处理能力，还集成了大量适用的外部接口，如ide接口、usb接口和lcd接口等；epm1270 型cpld 含有1270逻辑元件、100多个可用i/o 引脚，每个io口都可配置成ttl、lvttl、cmos、lvcmos和施密特触发器模式。以上两芯片均为低成本、低功耗芯片。 2.2 cpld的内部结构设计 cpld主要是由可编程逻辑宏单元（mc,macro ce
哪一路出现故障，系统中所有tlc5941的xerr管脚可以接到一起，通过上拉电阻接到高电平，通过监控这个信号，系统可以在运行过程中进行自我诊断。 另外tlc5941还提供了gclk管脚，输入一个时钟信号可以同步pwm的产生。 3 基于tlc5941的动态扫描驱动电路 本设计对象是640×480的全彩显示系统，这里只介绍他的驱动部分，整个屏由4块子屏组成，每一块子屏管理640×120象素大小的范围，都有单独的驱动电路，由于是室内屏，驱动设计采用动态1/8扫描驱动方式。驱动电路的控制由可编程逻辑器件epm1270（altera）实现，为了提高帧频，串行数据采用15路并行输出的方法，每路对640×8象素大小的范围进行刷新，图1中给出的是子屏驱动中单路的电路框图。 这里使用tlc5941级联组成led点阵的列驱动，行驱动部分由74hc138和stm4953（pmos管，4.5a）构成。 epm1270芯片负责管理显示缓存，处理外部总线接口部分和维持led点阵的动态扫描过程，epm1270内部模块结构如图2所示。 为了防止led动态扫描过程中对寄存器的访问与外部总线在更新显示数据时访问寄存器之间产生冲
下面以640×480的全彩显示系统驱动部分的设计为例来进行介绍。整个屏由4块子屏组成，每一块子屏管理640×120像素的范围，且有单独的驱动电路。曲于是室内屏，驱动设计采用动态1／8扫描驱动方式。驱动电路的控制由可编程逻辑器件epm1270（altera）实现，为了提高帧频，串行数据采用15路并行输出的方法，每路对640×8像素的范围进行刷新。图1中给出的是子屏驱动中一个单路的电路框图。 图1 基于tlc5941的点阵驱动电路 使用tlc5941级联组成led点阵的列驱动、行驱动部分由74hc138和stm4953（pmos管，4.5a）构成。epml270芯片负责管理显示缓存9处理外部总线接口部分和维持led点阵的动态扫描过程。epml270的内部结构如图2所示。 图2 epm1270的内部结构 为了防止led动态扫描过程中对寄存器的访问与外部总线在更新显示数据时对寄存器的访问之间产生冲突，采用了双缓存的结构。当led扫描过程访问的是一片存储器，暴露在总线接口的就是另一片存储器，外部接口的特定的扫描控制寄存器进行操作时，引起两片寄存器进行数据交换，同时显
quartus4.2下用maxii系列的芯片问题在quartus4.2下把设备选成maxii系列中几个芯片(除了epm1270)，都不会产生pof的编程文件，只有选了epm1270才会产生pof文件。我在编程状态下看了一下，用add device中选maxii系列只有epm1270，其它的几个片子都没有。是我软件不行？还是4.2版本只还没支持？你们碰到过这个情况吗?
发个本人diy的cpu核（上一贴未贴上源码，在此补上）一个教学目的的核，2006年初的设计的，在altera epm1270上验证的。当时赶时间3周做完，后来忙这忙那没时间维护和优化。现在要找工作，算下来将来可能没机会玩这个了，发出来让大家拍砖。开始命名为“桃核”，后来改名“童心”，算赶上了“芯”潮流:)基本的特性如下：* 8-bit 微处理器软核，全verilog描述，不依赖综合工具。* 2k 字节代码空间，2k字节数据存储空间。* 典型290 le大小，可以放入流行的cpld中。* 基于累加器的结构，具有较小的体积和较高的代码密度。* 硬件布线指令译码部件，最高时钟频率达50mhz（fpga实现）。* code/data 存储空间分离的哈佛结构。* 指向data区的堆栈指针，堆栈空间大小仅受限于ram空间。* 4种寻址方式，加强的立即寻址有利于提高了程序执行速度。* 指令长度1-2字节，执行周期为2-6个时钟周期，大部分指令为2cpi。* 附加: 16个中断源，一个io控制器。（玩着像单片机:） * - 本贴最后修改时间：2006-10-23 22:38:19 修改者：radio_yb http
哪位知道epm1270的引脚图?我们现在一个项目想用altera max ii系列的epm1270t144c5,但在altera的网站上找不到关于它的datasheet,只有max ii系列的handbook.里面提到关于pin的详细信息请查看quartus ii但quartusii里面只有关于io引脚的分布表,而无法知道关于jtag与电源和地的引脚,哪位大虾知道哪里可以找到这个引脚图么?在此谢了!
用或想用epm1270的兄弟，帮帮忙最近一个设计不小心用到了altera的maxii器件epm1270t144，买少量真的很难啊！有哪些兄弟像我一样，咱们合伙搞一票。最小批量350片。 绝非广告！联系：zengguangjun@msn.com
realtera的maxii 的cpld可以看看，目前市场上也经有了epm1270~~~ * - 本贴最后修改时间：2005-1-8 22:44:04 修改者：xjg1111
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